[發明專利]一種恒定斜率數字時間轉換器及其控制方法

在審

• 申請號: 201911135887.4
• 申請日: 2019-11-19
• 公開（公告）號: CN110908270A
• 公開（公告）日: 2020-03-24
• 發明（設計）人: 徐榮金;葉大蔚;史傳進
• 申請（專利權）人: 復旦大學
• 主分類號: G04F10/00
• 分類號: G04F10/00
• 代理公司: 上海元好知識產權代理有限公司 31323
• 代理人: 張妍;劉琰

本發明公開了一種恒定斜率數字時間轉換器及其控制方法，該恒定斜率數字時間轉換器包括：放電負載電容，用于存儲電荷以放電產生一個電壓下降沿；放電電流源，用于通過放電負載電容放電電流大小決定輸出電壓下降沿的斜率；開關電容數模轉換器，用于設置放電負載電容的放電起始電壓；緩沖器，用于將放電負載電容放電的電壓下降沿轉換為上升沿，并且提供穩定的輸出上升沿轉換速率；時鐘和控制信號產生電路，用于接收輸入延時控制字dcw和輸入時鐘in，并輸出實際延時控制字dcw_act及多個不同的時鐘相位。本發明實現了在更大的延時時間范圍內的高線性度，具有低噪聲和低功耗的特點，同時具有高線性度，非常適合應用于分數頻的鎖相環。

技術領域

本發明涉及集成電路技術領域，具體涉及一種恒定斜率數字時間轉換器及其控制方法。

背景技術

亞采樣鎖相環在低頻參考時鐘的控制下，直接對振蕩器的高頻輸出進行采樣，獲得相位誤差信息，進而通過負反饋控制調節振蕩器的輸出頻率，實現鎖相環的功能。亞采樣結構無法獲取頻率誤差信息，理論上環路可以在參考時鐘頻率的任意整數倍頻率鎖定。由于亞采樣結構直接對振蕩器輸出進行采樣，沒有使用分頻器，有效節約系統的功耗，然而也難以使用傳統基于ΔΣ調制器(DSM)和分頻器實現的分數頻控制方式。為了實現分數頻，亞采樣鎖相環可以在參考時鐘上增加延時，補償分數量化誤差的延時。

全數字鎖相環采用數字電路實現環路控制，因此具有高度的設計與實現靈活性，便于與其他片上系統集成，能夠隨著集成電路制造工藝的發展取得更好的性能，因此具有非常廣泛的應用。然而在傳統結構的分數頻全數字鎖相環中，由于分數量化誤差的存在，鑒相器輸入的時鐘信號之間相位誤差變化范圍非常大，對時間數字轉換器的設計復雜度，功耗和誤差控制要求非常高。為了縮小時間數字轉換器輸入相位誤差范圍，可以在參考時鐘或反饋時鐘上增加延時，補償分數量化誤差的延時。

上述延時補償的方法，通常由基于ΔΣ調制器(DSM)和數字時間轉換器(DTC)實現。使用上述結構的鎖相環，鑒相器輸入的時鐘信號之間相位誤差和整數頻類似。由于數字時間轉換器的設計難度低于時間數字轉換器，容易實現較高精度，數字時間轉換器在分數頻鎖相環中具有廣泛的應用。由于數字時間轉換器的噪聲是鎖相環輸出帶內噪聲的主要貢獻之一，其線性度又決定了輸出的雜散性能，高性能的鎖相環對數字時間轉換器的線性度、噪聲和能效均有很高的要求。

傳統數字時間轉換器通常采用可調緩沖器加可調負載實現，當緩沖器的轉換電流或負載發生改變時，輸出的變換沿斜率也會隨之變化，則輸入變化沿跨越閾值電壓的時間到輸出變化沿跨越閾值電壓的時間也會變化，從而實現可調延時時間。其中可調緩沖器通常的實現方式是偏置電流可調的反相器組合，可調負載通常的實現方式是壓控電容或數控電容陣列。上述數字時間轉換器調節延時時間的基本原理是控制輸出的變化沿。由于輸入控制與延時變化之間不具有完全線性的關系，因此該結構的數字時間轉換器線性度性能有限，需要依靠器件匹配，版圖設計和細致的仿真數據，對制造工藝，電源電壓和溫度(PVT)誤差非常敏感，往往還需要進行校準電路才能達到設計要求。

發明內容

本發明的目的是提供一種恒定斜率數字時間轉換器及其控制方法，以實現低噪聲和低功耗，并且可以在較大的輸出延時時間范圍實現很高的線性度。

為達到上述目的，本發明提供了一種恒定斜率數字時間轉換器，其包括：

放電負載電容，用于存儲電荷以放電產生一個電壓下降沿；

放電電流源，其輸入端與所述放電負載電容的輸出端相連，用于通過放電負載電容放電電流大小決定輸出電壓下降沿的斜率；

開關電容數模轉換器，其輸出端與所述放電負載電容的輸出端相連，用于設置放電負載電容的放電起始電壓；

緩沖器，其輸入端與所述開關電容數模轉換器的輸出端相連，用于將放電負載電容放電的電壓下降沿轉換為上升沿，并且提供穩定的輸出上升沿轉換速率；