[發(fā)明專利]一種基于交換結(jié)構(gòu)的多處理器數(shù)據(jù)交互方法

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• 申請日: 2019-11-19
• 公開（公告）號: CN111045974A
• 公開（公告）日: 2020-04-21
• 發(fā)明（設(shè)計(jì)）人: 邊慶;段小虎;王博;吳琳;白晨;索曉杰
• 申請（專利權(quán)）人: 中國航空工業(yè)集團(tuán)公司西安航空計(jì)算技術(shù)研究所
• 主分類號: G06F13/40
• 分類號: G06F13/40
• 代理公司: 北京清大紫荊知識產(chǎn)權(quán)代理有限公司 11718
• 代理人: 婁華

本發(fā)明一種基于交換結(jié)構(gòu)的多處理器數(shù)據(jù)交互方法,所述方法基于多處理器和多交換結(jié)構(gòu)橋接器CROSSBAR構(gòu)成的硬件平臺，通過交換結(jié)構(gòu)橋接器CROSSBAR的架構(gòu)和PCI總線互連方式，使多處理器節(jié)點(diǎn)進(jìn)行DMA高速數(shù)據(jù)交互。本發(fā)明提供多處理器間高速傳輸能力，在有限任務(wù)周期內(nèi)完成數(shù)據(jù)交互，構(gòu)建一個多處理器組成的容錯計(jì)算機(jī)系統(tǒng)。本發(fā)明的優(yōu)點(diǎn)是多處理器間數(shù)據(jù)傳輸速率高、不占用處理器資源、節(jié)省系統(tǒng)資源。

技術(shù)領(lǐng)域

本發(fā)明一種基于交換結(jié)構(gòu)的多處理器數(shù)據(jù)交互方法，屬于高可靠容錯計(jì)算機(jī)技術(shù)領(lǐng)域。

背景技術(shù)

隨著時代的發(fā)展，對新一代容錯計(jì)算機(jī)性能要求越來越高，不僅對處理器性能和可靠性要求較高，并且容錯計(jì)算機(jī)完成的任務(wù)功能越來越多。

傳統(tǒng)容錯計(jì)算機(jī)性能較低，處理器節(jié)點(diǎn)普遍采用共享總線型架構(gòu)，導(dǎo)致運(yùn)算速率和數(shù)據(jù)傳輸速率較低。傳統(tǒng)容錯計(jì)算機(jī)按任務(wù)功能分為多種計(jì)算機(jī)，每種計(jì)算機(jī)采用多余度機(jī)制保證可靠性，浪費(fèi)系統(tǒng)資源。

發(fā)明內(nèi)容

本發(fā)明的目的：本發(fā)明提出一種基于交換結(jié)構(gòu)的多處理器數(shù)據(jù)交互方法，目的是提高容錯計(jì)算機(jī)運(yùn)算和數(shù)據(jù)傳輸速率，并且從系統(tǒng)角度整合資源，節(jié)省系統(tǒng)資源。

本發(fā)明的技術(shù)方案：

一種基于交換結(jié)構(gòu)的多處理器數(shù)據(jù)交互方法，所述方法基于多處理器和多交換結(jié)構(gòu)橋接器CROSSBAR構(gòu)成的硬件平臺，通過交換結(jié)構(gòu)橋接器CROSSBAR的架構(gòu)和PCI總線互連方式，使多處理器節(jié)點(diǎn)進(jìn)行DMA高速數(shù)據(jù)交互。

優(yōu)選地，所述硬件平臺采用的交換結(jié)構(gòu)橋接器CROSSBAR，其內(nèi)部的64位全雙工數(shù)據(jù)通道用于連接不同的單元，其內(nèi)部的CROSSBAR體系結(jié)構(gòu)用于實(shí)現(xiàn)不同接口之間的并行數(shù)據(jù)交換。

優(yōu)選地，所述PCI總線互連方式將多個處理器互連，其中處理器A作為PCI總線主設(shè)備，處理器B/C/D作為PCI總線從設(shè)備。

優(yōu)選地，所述交換結(jié)構(gòu)橋接器具有2Mb片內(nèi)SRAM存儲器，作為多處理器的共享存儲器，用于多處理器間的數(shù)據(jù)交互。

優(yōu)選地，所述PCI總線主設(shè)備負(fù)責(zé)PCI總線的初始化及管理工作，通過PCI總線對PCI總線從設(shè)備片內(nèi)SRAM進(jìn)行訪問；PCI總線從設(shè)備將PCI接口地址映射到片內(nèi)SRAM，訪問片內(nèi)SRAM以本地內(nèi)存的形式直接進(jìn)行。

優(yōu)選地，所述硬件平臺的多個處理器節(jié)點(diǎn)，分別負(fù)責(zé)不同的運(yùn)算控制功能，定義PCI總線主設(shè)備具有訪問通信控制模塊的能力，PCI總線主設(shè)備將PCI總線從設(shè)備數(shù)據(jù)向外轉(zhuǎn)發(fā)；PCI總線從設(shè)備將本地片內(nèi)SRAM存儲器分為接收區(qū)和發(fā)送區(qū)，PCI總線主設(shè)備將外部數(shù)據(jù)寫入PCI總線從設(shè)備的接收區(qū)，PCI總線從設(shè)備將發(fā)送數(shù)據(jù)寫入發(fā)送區(qū)，可保證數(shù)據(jù)完整性。

優(yōu)選地，所述處理器A將任務(wù)周期分為N個時間區(qū)域，每個區(qū)域只能訪問N個PCI總線從設(shè)備中的一個。這樣的話，既能在硬件上具有仲裁機(jī)制，又能在軟件層次保證數(shù)據(jù)交互有效性。

本發(fā)明的優(yōu)點(diǎn)是：

1、通過CROSSBAR交換技術(shù)和高速PCI總線互連技術(shù)，多處理器節(jié)點(diǎn)進(jìn)行DMA高速數(shù)據(jù)交互，不占用處理器資源，在系統(tǒng)要求任務(wù)周期內(nèi)完成數(shù)據(jù)交互；

2、單個容錯計(jì)算機(jī)具有完成不同功能的多個處理器節(jié)點(diǎn)，節(jié)省系統(tǒng)資源。

附圖說明：

圖1是基于交換結(jié)構(gòu)的多處理器數(shù)據(jù)交互結(jié)構(gòu)圖。

圖2是多處理器節(jié)點(diǎn)PCI總線互連結(jié)構(gòu)圖。

圖3是多處理器節(jié)點(diǎn)軟件分配空間。

具體實(shí)施方式

下面結(jié)合附圖對本發(fā)明進(jìn)行進(jìn)一步詳細(xì)的說明。