[發明專利]整合肖特基功率MOSFET及其制造方法

在審

• 申請號: 201911098280.3
• 申請日: 2019-11-12
• 公開（公告）號: CN112864245A
• 公開（公告）日: 2021-05-28
• 發明（設計）人: 劉堅
• 申請（專利權）人: 南通尚陽通集成電路有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/423;H01L29/10;H01L29/06;H01L21/336
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 郭四華

1.一種整合肖特基功率MOSFET，其特征在于，功率MOSFET包括多個并聯的MOSFET器件單元結構，各所述MOSFET器件單元結構包括形成于第一導電類型的第一外延層中的溝槽；

在所述溝槽中形成有屏蔽導電材料層和柵極導電材料層，所述屏蔽導電材料層和所述第一外延層之間隔離有屏蔽介質層，所述柵極導電材料層和所述第一外延層之間隔離有柵介質層，所述屏蔽導電材料層和所述柵極導電材料層之間隔離有第三隔離介質層；

肖特基二極管的形成區域整合在對應的兩個所述溝槽之間；

在各所述MOSFET器件單元結構的形成區域中，所述溝槽之間的所述第一外延層表面形成有第二導電類型的溝道區，所述柵極導電材料層的深度大于所述溝道區的結深，被所述柵極導電材料層側面覆蓋的所述溝道區的表面用于形成溝道，所述溝道區在所述功率MOSFET反向偏置時承受電壓；在所述溝道區的表面形成有第一導電類型重摻雜的源區；所述源區通過頂部形成的接觸孔連接到由正面金屬層形成的源極，所述接觸孔穿過層間膜；

在所述肖特基二極管的形成區域中，所述第一外延層的表面未形成所述溝道區和所述源區，所述肖特基二極管的形成區域中的所述第一外延層頂部直接通過接觸孔連接到所述源極，所述接觸孔中填充的金屬和所述第一外延層相接觸形成所述肖特基二極管；

所述溝道區底部的所述第一外延層組成漂移區；

所述屏蔽導電材料層增加對所述漂移區的耗盡；所述肖特基二極管的形成區域中的所述第一外延層被所述屏蔽導電材料層側面覆蓋，能增加器件的耐壓和降低器件的導通電阻，并同時縮短器件的反向恢復時間。

2.如權利要求1所述的整合肖特基功率MOSFET，其特征在于：所述第一外延層形成于半導體襯底表面，所述半導體襯底為第一導電類型重摻雜，漏區形成于背面減薄后的所述半導體襯底的背面。

3.如權利要求2所述的整合肖特基功率MOSFET，其特征在于：所述半導體襯底為硅襯底，所述第一外延層為硅外延層；所述屏蔽導電材料層的材料為多晶硅，所述柵極導電材料層為多晶硅，所述屏蔽介質層的材料為氧化層，所述柵介質層的材料為氧化層，第三隔離介質層的材料為氧化層。

4.如權利要求1所述的整合肖特基功率MOSFET，其特征在于：所述功率MOSFET中，所述肖特基二極管的形成區域的面積占所述功率MOSFET的總面積的比率最小值達10％以下。

5.如權利要求1所述的整合肖特基功率MOSFET，其特征在于：所述源區頂部的所述接觸孔的底部形成有第二導電類型重摻雜的溝道引出區，所述溝道引出區的底部和所述溝道區接觸，所述溝道區通過所述溝道引出區和頂部對應的所述接觸孔連接到所述源極；所述溝道引出區未形成在所述肖特基二極管的形成區域中的所述第一外延層的表面。

6.如權利要求1所述的整合肖特基功率MOSFET，其特征在于：所述接觸孔的金屬材料和所述正面金屬層的金屬材料相同或不相同。

7.如權利要求1所述的整合肖特基功率MOSFET，其特征在于：所述溝槽中的所述屏蔽導電材料層和所述柵極導電材料層形成的疊加結構為左右結構或者為上下結構。

8.如權利要求1至7中任一權項所述的整合肖特基功率MOSFET，其特征在于：所述功率MOSFET為N型器件，第一導電類型為N型，第二導電類型為P型；或者，所述功率MOSFET為P型器件，第一導電類型為P型，第二導電類型為N型。