[發明專利]3D存儲器件及其制造方法

有效

• 申請號: 201910972636.5
• 申請日: 2019-10-14
• 公開（公告）號: CN110676256B
• 公開（公告）日: 2023-08-08
• 發明（設計）人: 謝柳群;楊川;許波;殷姿
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H10B41/35
• 分類號: H10B41/35;H10B41/27;H10B43/35;H10B43/27
• 代理公司: 北京成創同維知識產權代理有限公司 11449
• 代理人: 蔡純;高青

本申請公開了一種3D存儲器件及其制造方法。該3D存儲器件包括：襯底；位于襯底上方的柵疊層結構，柵疊層結構包括交替堆疊的多個柵極導體和多個層間絕緣層；貫穿柵疊層結構的多個溝道柱；以及貫穿柵疊層結構的導電通道，其中，導電通道的至少部分底面為曲面。該3D存儲器件中的導電通道的至少部分底面為曲面，提高了導電通道底面輪廓的均勻性，從而可以實現更優的電氣參數，提高了3D存儲器件的良率和可靠性。

技術領域

本發明涉及存儲器技術領域，進一步地，涉及一種3D存儲器件及其制造方法。

背景技術

存儲器件的存儲密度的提高與半導體制造工藝的進步密切相關。隨著半導體制造工藝的特征尺寸越來越小，存儲器件的存儲密度越來越高。為了進一步提高存儲密度，已經開發出三維結構的存儲器件(即，3D存儲器件)。3D存儲器件包括沿著垂直方向堆疊的多個存儲單元，在單位面積的晶片上可以成倍地提高集成度，并且可以降低成本。

現有的3D存儲器件主要用作非易失性的閃存。兩種主要的非易失性閃存技術分別采用NAND和NOR結構。與NOR存儲器件相比，NAND存儲器件中的讀取速度稍慢，但寫入速度快，擦除操作簡單，并且可以實現更小的存儲單元，從而達到更高的存儲密度。因此，采用NAND結構的3D存儲器件獲得了廣泛的應用。

在NAND結構的3D存儲器件中，采用疊層結構提供選擇晶體管和存儲晶體管的柵極導體，采用貫穿疊層結構的導電通道實現存儲單元串的互連。然而，導電通道的底面與側壁垂直，會對底部柵氧化層造成不利影響，并且不利于后續的離子注入工藝。

因此，期望進一步改進3D存儲器件及其制造方法，以提高3D存儲器件的良率和可靠性。

發明內容

鑒于上述問題，本發明的目的在于提供一種3D存儲器件及其制造方法，其中，導電通道的至少一部分底面為曲面，從而有利于提高離子注入的均勻性。

根據本發明的第一方面，提供一種3D存儲器件，包括：襯底；位于所述襯底上方的柵疊層結構，所述柵疊層結構包括交替堆疊的多個柵極導體和多個層間絕緣層；貫穿所述柵疊層結構的多個溝道柱；以及貫穿所述柵疊層結構的導電通道，其中，所述導電通道的至少部分底面為曲面。

優選地，所述導電通道的底面為錐面。

優選地，所述導電通道延伸至所述襯底，在所述襯底與所述導電通道的底面相應的位置具有摻雜區，所述摻雜區使得所述導電通道與所述襯底電連接。

優選地，所述多個溝道柱經由所述導電通道連接至源線。

優選地，還包括：位于所述襯底中的CMOS電路，所述導電通道提供所述CMOS電路與外部電路之間的電連接。

根據本發明的第二方面，提供一種3D存儲器件的制造方法，包括：形成位于襯底上方的柵疊層結構，所述柵疊層結構包括交替堆疊的多個柵極導體和多個層間絕緣層；形成貫穿所述絕緣疊層結構的多個溝道柱；形成貫穿所述柵疊層結構的導電通道，其中，所述導電通道的至少部分底面為曲面。

優選地，形成所述柵疊層結構的方法包括：形成位于所述襯底上方的絕緣疊層結構，所述柵疊層結構包括交替堆疊的多個犧牲層和多個層間絕緣層；形成貫穿所述絕緣疊層結構的柵線縫隙；以及將所述絕緣疊層結構中的多個犧牲層置換成多個柵極導體，形成柵疊層結構，其中，所述導電通道形成于所述柵線縫隙中，所述柵線縫隙的底面形狀與所述導電通道的底面形狀相匹配。

優選地，形成所述柵線縫隙的方法包括：采用干法蝕刻工藝形成貫穿所述絕緣疊層結構的所述柵線縫隙；以及采用軟蝕刻工藝處理所述柵線縫隙的底面，使得所述柵線縫隙的至少部分底面為曲面。

優選地，在形成所述柵線縫隙后，還包括：經由所述柵線縫隙的底面對所述襯底進行離子注入，以形成摻雜區。

優選地，還包括：形成與所述導電通道連接的源極，所述多個溝道柱經由所述導電通道連接至所述源極。