[發明專利]一種基于可擴展驗證組件構建驗證環境的方法

有效

• 申請號: 201910845696.0
• 申請日: 2019-09-09
• 公開（公告）號: CN110727583B
• 公開（公告）日: 2022-11-15
• 發明（設計）人: 朱巍;李宏亮;謝軍;寧永波;劉佳季;李峰;菅陸田;吳珊
• 申請（專利權）人: 無錫江南計算技術研究所
• 主分類號: G06F11/36
• 分類號: G06F11/36
• 代理公司: 浙江千克知識產權代理有限公司 33246
• 代理人: 邵捷

本發明涉及芯片驗證技術領域，具體涉及一種基于可擴展驗證組件構建驗證環境的方法。本發明通過以下技術方案得以實現的：一種基于可擴展驗證組件構建驗證環境的方法，包含如下步驟：環境構成要素排序步驟：將的環境構成要素分析，根據所述構成要素的可擴展性和通用性進行排序；元素分層步驟：從底到下分成若干元素層，可擴展性和通用性最好的元素放置在最底層；驗證組件形成步驟；驗證環境框架定義步驟：利用腳本組件庫將所述驗證組件裝填，構成實際運行的驗證環境。本發明的目的是提供一種基于可擴展驗證組件構建驗證環境的方法，即使面對復雜芯片的驗證時，依舊可以有針對性的快速構建驗證環境，大大提升驗證環境的構建效率。

技術領域

本發明涉及芯片驗證技術領域，具體涉及一種基于可擴展驗證組件構建驗證環境的方法。

背景技術

SOC，即System on Chip，被稱為片上系統或系統級芯片，SOC的設計驗證過程至關重要，不僅影響到芯片的成功設計，而且影響到芯片的上市時間TTM ( Time To Market) ，驗證的正確完備及其耗時的縮短成為了SoC設計的關鍵。芯片驗證環境芯片驗證領域的基礎性工作，對提高SoC芯片的驗證效率、縮短研發時間；降低復雜芯片的設計風險、保證芯片正確性都具有重要的意義。

復雜芯片的驗證過程規模較大，這個過程亦要求驗證TTR(Time To Result)盡量小。因此要求驗證環境構建速度要快，環境自身的正確性要高，這樣才能更快、更好地發現設計中的錯誤，縮短芯片研制時間。

在傳統的芯片功能驗證中，驗證工程師需要開發大量的測試，通過人工方法來觀測和檢查芯片設計中的錯誤。但是當芯片規模發展到一定程度時，這種方法顯然已經不能再滿足產品的要求。現階段，正如公開號為106202638A的中國專利文件所公開的一種芯片驗證平臺，使用UVM，即通用驗證方法學，搭建待驗證芯片的UVM平臺。這是業界較為普遍的驗證技術手段，其在開發虛擬模型，激勵有較好的重用和繼承性，但這樣的技術方案在如何構建驗證環境這一環節仍有缺失。

不同的項目中，驗證環境的針對目標設計、驗證工具、驗證方法等元素都不同。驗證工程師往往需要依靠這些驗證元素構建一套定制的驗證環境來匹配設計和各驗證要素。這樣就形成了擴展性不好的技術缺陷，特別是面對復雜芯片采用分層次、各種驗證技術手段同時使用時，需要構建眾多驗證環境，環境構建效率就更顯的尤其重要。

發明內容

本發明的目的是提供一種基于可擴展驗證組件構建驗證環境的方法，即使面對復雜芯片的驗證時，依舊可以有針對性的快速構建驗證環境，大大提升驗證環境的構建效率。

本發明的上述技術目的是通過以下技術方案得以實現的：一種基于可擴展驗證組件構建驗證環境的方法，包含如下步驟：

S01、環境構成要素排序步驟：

將所欲的環境構成要素分析，根據所有構成要素的可擴展性和通用性進行排序；

S02、元素分層步驟：

從上到下分成若干元素層，可擴展性和通用性最好的元素放置在最底層；

S03、驗證組件形成步驟：

將各個所述元素層的所有所述構成要素轉化為獨立的驗證組件；

S04、驗證環境框架定義步驟：

利用腳本組件庫將所述驗證組件裝填，構成實際運行的驗證環境。

作為本發明的優選，在S02、元素分層步驟中，共分為三個元素層，分別為底層、中間層和上層。

作為本發明的優選，位于所述底層的所述驗證組件包含仿真工具組件和波形跟蹤組件。

作為本發明的優選， 位于所述底層的所述驗證組件還包含覆蓋率收集分析組件和結果檢索組件。