[發明專利]半導體結構及其形成方法

有效

• 申請號: 201910840468.4
• 申請日: 2019-09-06
• 公開（公告）號: CN112466751B
• 公開（公告）日: 2023-07-04
• 發明（設計）人: 周飛
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司;中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L21/308
• 分類號: H01L21/308;H01L21/336;H01L29/78
• 代理公司: 上海知錦知識產權代理事務所(特殊普通合伙) 31327
• 代理人: 高靜

一種半導體結構及其形成方法，形成方法包括：提供基底；在所述基底上形成多個分立的核心結構層，所述核心結構層包括刻蝕緩沖層以及位于所述刻蝕緩沖層上的核心層；在所述核心結構層的側壁上形成側墻；之后，去除所述核心層；去除所述核心層后，以所述側墻為掩膜，刻蝕所述刻蝕緩沖層和刻蝕緩沖層下方的所述基底以在基底中形成第一凹槽，并刻蝕所述刻蝕緩沖層和所述側墻露出的所述基底以在基底中形成第二凹槽，所述第二凹槽的深度大于所述第一凹槽的深度。本發明實施例有利于提高第一凹槽和第二凹槽的側壁形貌一致性、以及剖面形貌質量。

技術領域

本發明實施例涉及半導體制造領域，尤其涉及一種半導體結構及其形成方法。

背景技術

在半導體制造中，隨著超大規模集成電路的發展趨勢，集成電路特征尺寸持續減小，為了適應更小的特征尺寸，金屬-氧化物-半導體場效應晶體管(Metal-Oxide-Semiconductor?Field-Effect?Transistor，MOSFET)的溝道長度也相應不斷縮短。然而，隨著器件溝道長度的縮短，器件源極與漏極間的距離也隨之縮短，因此柵極結構對溝道的控制能力隨之變差，柵極電壓夾斷(pinch?off)溝道的難度也越來越大，使得亞閾值漏電(subthreshold?leakage)現象，即所謂的短溝道效應(SCE：short-channel?effects)更容易發生。

因此，為了減小短溝道效應的影響，半導體工藝逐漸開始從平面MOSFET向具有更高功效的三維立體式的晶體管過渡，如鰭式場效應晶體管(FinFET)。FinFET中，柵極結構至少可以從兩側對超薄體(鰭部)進行控制，與平面MOSFET相比，柵極結構對溝道的控制能力更強，能夠很好的抑制短溝道效應；且FinFET相對于其他器件，與現有集成電路制造具有更好的兼容性。

發明內容

本發明實施例解決的問題是提供一種半導體結構及其形成方法，提高第一凹槽和第二凹槽的剖面形貌質量。

為解決上述問題，本發明實施例提供一種半導體結構的形成方法，包括：提供基底；在所述基底上形成多個分立的核心結構層，所述核心結構層包括刻蝕緩沖層以及位于所述刻蝕緩沖層上的核心層；在所述核心結構層的側壁上形成側墻；形成所述側墻之后，去除所述核心層；去除所述核心層后，以所述側墻為掩膜，刻蝕所述刻蝕緩沖層和刻蝕緩沖層下方的所述基底以在基底中形成第一凹槽，并刻蝕所述刻蝕緩沖層和所述側墻露出的所述基底以在基底中形成第二凹槽，所述第二凹槽的深度大于所述第一凹槽的深度。

可選的，形成所述核心結構層的步驟包括：在所述基底上形成緩沖材料層；在所述緩沖材料層上形成核心材料層；依次刻蝕部分所述核心材料層和部分所述緩沖材料層直至暴露出基底表面，剩余所述核心材料層作為所述核心層，剩余所述緩沖材料層作為所述刻蝕緩沖層，所述刻蝕緩沖層和所述核心層構成所述核心結構層。

可選的，刻蝕去除所述核心層；在刻蝕去除所述核心層的步驟中，對所述核心層和所述刻蝕緩沖層的刻蝕選擇比大于或等于20：1。

可選的，在以所述側墻為掩膜刻蝕所述刻蝕緩沖層和刻蝕緩沖層下方的所述基底的過程中，對所述基底和所述刻蝕緩沖層的刻蝕選擇比為10：1至30：1。

可選的，采用各向異性干法刻蝕工藝，刻蝕所述刻蝕緩沖層和刻蝕緩沖層下方的所述基底以形成第一凹槽，并刻蝕所述刻蝕緩沖層和所述側墻露出的所述基底以形成第二凹槽。

可選的，所述刻蝕緩沖層的材料包括氮化硅、氮氧化硅或氮碳化硅。

可選的，所述核心層的材料包括碳化硅、無定形碳、無定形硅、多晶硅或DARC材料。

可選的，形成所述刻蝕緩沖層的步驟中，所述刻蝕緩沖層的厚度為5納米至30納米。

可選的，形成所述刻蝕緩沖層的材料的工藝包括原子層沉積工藝。

可選的，采用各向異性干法刻蝕工藝依次刻蝕部分所述核心材料層和部分所述緩沖材料層直至暴露出基底表面。