[發明專利]氧化層缺陷現象風險評估測試鍵及利用其的測試方法

在審

• 申請號: 201910794555.0
• 申請日: 2019-08-27
• 公開（公告）號: CN110504184A
• 公開（公告）日: 2019-11-26
• 發明（設計）人: 紀文強;尹彬鋒;吳奇偉;周柯
• 申請（專利權）人: 上海華力集成電路制造有限公司
• 主分類號: H01L21/66
• 分類號: H01L21/66;H01L23/544
• 代理公司: 31211 上海浦一知識產權代理有限公司
• 代理人: 張彥敏<國際申請>=<國際公布>=<進入

本發明涉及氧化層缺陷現象風險評估測試鍵及利用其的測試方法，涉及半導體集成電路可靠性測試，通過在氧化層缺陷現象風險評估測試鍵中設置多個測試結構，每個測試結構的柵極區由多個子柵極區按矩陣排列構成，因此可通過設置柵極區中子柵極區的個數得到不同面積的柵極區，再配合外圍的金屬線和二極管，可實現對尺寸不同的測試結構同時進行柵氧層缺陷風險評估，從而減少常規測結構的數量以及測試時間。

技術領域

本發明涉及半導體集成電路可靠性測試，尤其涉及一種氧化層缺陷現象風險評估測試鍵及利用其的測試方法。

背景技術

隨著半導體工業的發展，集成電路向體積小、速度快、低功耗方向發展。半導體器件的特征尺寸不斷按比例縮小，尺寸越小出現可靠性問題的可能性越大，因此在半導體集成電路技術領域，半導體集成電路可靠性測試越來越重要。

在28HKMG等平臺的開發過程中，由于金屬柵極(Metal Gate)一般采用化學機械研磨工藝CMP來進行減薄，并且CMP工藝有嚴重的負載效應(loading effect)現象，在不同金屬柵極密度(metal gate density)區域有不同的表現。最終表現為過磨或有金屬柵極金屬殘留，由此會導致柵極擊穿時有大量的缺陷，從而發生初始失效。具體的，可參閱圖1，圖1為金屬柵極結構缺陷的示意圖。金屬柵極結構包括主體襯底(bulk)110、有源區(AA)120以及多晶硅(poly)130，隨著半導體集成電路集成度的提高，通常主體襯底與有源區之間要符合Minimal rule(即間距最小),有源區與多晶硅柵不重疊部分的寬度也要符合Minimalrule。前述兩點的尺寸越小，缺陷(Defect)140越容易造成短路，則更容易發現缺陷。

因此需要設計不同的測試結構來探測金屬柵極CMP工藝的健康度。由于一般的測試結構都是一個結構只含有一種設計，以此來判定哪種設計下的CMP工藝風險更高，因此會有多個不同的測試結構。在測試時也需要相應的進行多次測試，進而需要較多的測試時間。具體的，可參閱圖2，圖2為現有技術的柵氧層擊穿測試結構的示意圖，在柵氧層擊穿測試結構設計中，包括測試結構100和金屬連線200及焊盤300，其中測試結構TK(Test Key)是由主體襯底(bulk)110、有源區120以及多晶硅130等結構組成用來模擬集成電路器件在加速實驗中的可靠性壽命的一種氧化層擊穿測試結構。在現有技術中需要設計多個不同的測試結構來探測金屬柵極CMP工藝的健康度，需要較多的測試時間。

發明內容

本發明的目的在于提供一種氧化層缺陷現象風險評估測試鍵，以實現對尺寸不同的測試結構同時進行柵氧層缺陷風險評估，從而減少常規測結構的數量以及測試時間。

本發明提供的氧化層缺陷現象風險評估測試鍵，包括：多個測試結構，其中每一測試結構包括一柵極區，柵極區位于主體襯底上，柵極區由多個子柵極區按矩陣排列構成，其中每一子柵極區由有源區和位于有源區上的多晶硅構成，主體襯底上包括基極、源極和漏極，柵極區包括柵極，柵極、基極、源極和漏極的通孔引出，并源極、漏極的通孔與柵極的間距為設計規則允許的最小距離；多個測試結構的基極、源極和漏極分別通過金屬線引出后并聯連接至同一個測試焊墊PADB，多個測試結構的柵極區分別與一二極管串聯之后再分別通過金屬線引出后并聯連接至同一測試焊墊PADA，并多個測試結構的柵極區分別通過金屬線引出后連接至與每一測試結構的柵極區對應的測試焊墊PADx，x從1至n不等，n為測試結構的個數。

更進一步的，設置不同柵極區內的子柵極區的有源區和多晶硅的排布不同。

更進一步的，子柵極區包括有源區和位于有源區上的多晶硅，其中有源區和多晶硅都為塊狀結構。

更進一步的，子柵極區包括有源區和位于有源區上的多晶硅，其中有源區為塊狀結構，多晶硅為條狀結構。

更進一步的，一條多晶硅與相鄰條多晶硅之間符合間距最小原則。

更進一步的，子柵極區包括有源區和位于有源區上的多晶硅，其中多晶硅為塊狀結構，有源區為條狀結構。