[發明專利]晶體管及其形成方法

在審

• 申請號: 201910759563.1
• 申請日: 2019-08-16
• 公開（公告）號: CN111640793A
• 公開（公告）日: 2020-09-08
• 發明（設計）人: 周仲彥;陳志遠
• 申請（專利權）人: 福建省晉華集成電路有限公司
• 主分類號: H01L29/423
• 分類號: H01L29/423;H01L21/28
• 代理公司: 上海思捷知識產權代理有限公司 31295
• 代理人: 王宏婧

本發明提供了一種晶體管及其形成方法、半導體器件。晶體管中的柵極介質層具有上層部和下層部，并且上層部為疊層設置，從而可以在不改變下層部的厚度的基礎上，增加上層部的厚度。如此，即能夠在維持晶體管的性能的基礎上，改善柵極感應漏電流(GIDL)現象；并且，本發明中是通過疊層設置以增加上層部的厚度，進而有利于實現對上層部的參數的靈活調整。

技術領域

本發明涉及半導體技術領域，特別涉及一種晶體管及其形成方法。

背景技術

隨著半導體器件尺寸的不斷縮減，場效應晶體管的特征尺寸也迅速縮小，對應的柵極介質層的厚度也越來越薄，由于薄的柵極介質層而帶來的器件可靠性能的問題也日益突出。

具體的說，由于晶體管器件越來越薄，晶體管在關閉狀態下或等待狀態下所產生的柵極感應漏電流(gate-induced drain leakage，GIDL)也越來越嚴重，這會對晶體管的可靠性產生較大的影響，導致晶體管的不穩定性以及會使晶體管的靜態功耗增加。因此，隨著晶體管特征尺寸的不斷縮減，如何降低器件的漏電流已經成為了高密度、低功耗的半導體技術的一個關鍵問題。

發明內容

本發明的目的在于提供一種晶體管，以改善現有的晶體管存在柵極感應漏電流(GIDL)的現象。

為解決上述技術問題，本發明提供一種晶體管，包括：

襯底，所述襯底中形成有柵極溝槽；以及，

柵極介質層，覆蓋所述柵極溝槽的內壁，其中所述柵極介質層具有上層部和下層部，所述上層部覆蓋所述柵極溝槽中高于預定高度位置的內壁，所述下層部覆蓋所述柵極溝槽中低于所述預定高度位置的內壁；其中，所述上層部包括內襯層和外蓋層，所述內襯層覆蓋所述柵極溝槽的內壁，所述外蓋層覆蓋所述內襯層的外側壁，并且所述內襯層和所述外蓋層的厚度之和大于所述下層部的厚度值。

可選的，所述柵極介質層中，所述下層部相對于所述內襯層的厚度差值小于所述外蓋層的厚度值；或者所述下層部相對于所述外蓋層的厚度差值小于所述內襯層的厚度值。

可選的，所述柵極介質層包括第一介質層和第二介質層；

其中，所述第一介質層覆蓋所述柵極溝槽的內壁，并且所述第一介質層低于所述預定高度位置的部分構成所述下層部，所述第一介質層高于所述預定高度位置的部分構成所述內襯層；以及，所述第二介質層覆蓋所述第一介質層中高于所述預定高度位置的部分，以構成所述上層部的外蓋層。

可選的，所述上層部的所述外蓋層相對于所述下層部往遠離溝槽內壁的方向凸出。

可選的，所述晶體管還包括：

柵極導電層，所述柵極導電層形成在所述柵極介質層上并位于所述柵極溝槽中，以及所述柵極導電層從所述下層部延伸至所述上層部，并且所述柵極導電層高于預定高度位置的寬度尺寸小于所述柵極導電層低于預定高度位置的寬度尺寸。

可選的，所述柵極介質層包括第一介質層和第二介質層；

其中，所述第一介質層覆蓋所述柵極溝槽高于預定高度位置的內壁，以構成所述內襯層；以及，所述第二介質層覆蓋所述第一介質層和所述柵極溝槽低于預定高度位置的內壁，并且所述第二介質層中高于預定高度位置的部分構成所述外蓋層，所述第二介質層中低于預定高度位置的部分構成所述下層部。

可選的，所述上層部的所述內襯層相對于所述下層部往靠近溝槽內壁的方向凸出。

可選的，所述晶體管還包括：

柵極導電層，所述柵極導電層形成在所述柵極介質層上并位于所述柵極溝槽中，并且所述柵極導電層的側壁邊界順應所述第二介質層的側壁從所述下層部延伸至所述上層部。

可選的，所述晶體管還包括：