[發(fā)明專利]一種雙芯片程序更新裝置及方法

在審

• 申請?zhí)枺?/td>: 201910710725.2
• 申請日: 2019-08-02
• 公開（公告）號: CN110286935A
• 公開（公告）日: 2019-09-27
• 發(fā)明（設(shè)計）人: 王進城
• 申請（專利權(quán)）人: 愛士惟新能源技術(shù)（揚中）有限公司
• 主分類號: G06F8/654
• 分類號: G06F8/654
• 代理公司: 蘇州創(chuàng)元專利商標(biāo)事務(wù)所有限公司 32103
• 代理人: 李萍

本發(fā)明公開了一種雙芯片程序更新裝置及方法，其能夠避免芯片間數(shù)據(jù)透傳引入的時間延遲以及可能的數(shù)據(jù)傳輸解析錯誤。一種雙芯片程序更新裝置，包括：第一芯片、第二芯片及外擴存儲器；還包括：第一緩沖電路，其連接于第一芯片和外擴存儲器之間；第二緩沖電路，其連接于第二芯片和外擴存儲器之間；在第一芯片更新狀態(tài)時，第一芯片通過第一緩沖電路和外擴存儲器連通以獲取需要更新的程序數(shù)據(jù)，第二芯片和外擴存儲器斷開；在第二芯片更新狀態(tài)時，第二芯片通過第二緩沖電路和外擴存儲器連通以獲取需要更新的程序數(shù)據(jù)，第一芯片和外擴存儲器斷開；雙芯片程序更新裝置還包括用于在第一芯片更新狀態(tài)和第二芯片更新狀態(tài)之間切換的非門電路。

技術(shù)領(lǐng)域

本發(fā)明屬于嵌入式系統(tǒng)技術(shù)領(lǐng)域，涉及一種雙芯片程序更新裝置及方法。

背景技術(shù)

為了存儲運行數(shù)據(jù)或可靠升級程序，嵌入式平臺中一般會使用外擴Flash作為非易失性存儲設(shè)備。通用型平臺中包含一個主控芯片和一個外擴Flash，有的也會擴展并口外擴SDRAM。常用的方案是一個主控芯片與一個外擴Flash進行數(shù)據(jù)交互或者程序升級。圖1示出了現(xiàn)有技術(shù)中的一種常規(guī)的外擴Flash使用方式，在該系統(tǒng)中，若芯片2若需要升級程序，則需要通過芯片1讀取外擴Flash 3的數(shù)據(jù)然后再傳遞給芯片2，時間上延遲較多且傳遞過程易出現(xiàn)數(shù)據(jù)干擾或解析問題。

發(fā)明內(nèi)容

為了解決上述技術(shù)問題，本發(fā)明的目是提供一種雙芯片程序更新裝置及方法，其能夠避免芯片間數(shù)據(jù)透傳引入的時間延遲以及可能的數(shù)據(jù)傳輸解析錯誤。

為達(dá)到上述目的，本發(fā)明采用的一種技術(shù)方案為：

一種雙芯片程序更新裝置，包括：第一芯片、第二芯片及用于存儲需要更新的程序數(shù)據(jù)的外擴存儲器；所述雙芯片程序更新裝置還包括：

第一緩沖電路，其連接于所述第一芯片和所述外擴存儲器之間；

第二緩沖電路，其連接于所述第二芯片和所述外擴存儲器之間；

所述雙芯片程序更新裝置具有第一芯片更新狀態(tài)和第二芯片更新狀態(tài)，當(dāng)所述雙芯片程序更新裝置在所述第一芯片更新狀態(tài)時，所述第一芯片通過所述第一緩沖電路和所述外擴存儲器連通以獲取所述需要更新的程序數(shù)據(jù)，所述第二芯片和所述外擴存儲器斷開；當(dāng)所述雙芯片程序更新裝置在所述第二芯片更新狀態(tài)時，所述第二芯片通過所述第二緩沖電路和所述外擴存儲器連通以獲取所述需要更新的程序數(shù)據(jù)，所述第一芯片和所述外擴存儲器斷開；

所述雙芯片程序更新裝置還包括用于在所述第一芯片更新狀態(tài)和所述第二芯片更新狀態(tài)之間切換的非門電路。

具體地，第一芯片及第二芯片為微控制器、數(shù)字處理器、單片機中的一種；外部存儲器為外擴Flash；第一緩沖電路和第二緩沖電路分別為邏輯控制芯片；非門電路為非門邏輯IC。

在一些實施例中，所述第一芯片、所述第一緩沖電路和所述第二緩沖電路分別具有OE管腳，所述第一芯片的OE管腳連接于所述第一緩沖電路的OE管腳，所述非門電路連接于所述第一芯片的OE管腳和所述第二緩沖電路的OE管腳之間。

在一些實施例中，所述第一芯片、所述第二芯片及所述外擴存儲器分別具有SPI接口，各所述SPI接口分別包括MISO連接端口、MOSI連接端口、CLK連接端口及Slave_Set連接端口；所述第一芯片的CLK連接端口和Slave_Set連接端口連接于所述第一緩沖電路，所述第二芯片的CLK連接端口和Slave_Set連接端口連接于所述第二緩沖電路，所述外擴存儲器的CLK連接端口和Slave_Set連接端口均連接于所述第一緩沖電路和所述第二緩沖電路。利用第一緩沖電路和第二緩沖電路僅連接芯片和外擴存儲器的CLK連接端口及Slave_Set連接端口，可以減少邏輯控制芯片的使用，降低通訊線路的延遲。