[發明專利]三維集成電路電源網與其形成方法

有效

• 申請號: 201910699008.4
• 申請日: 2019-07-31
• 公開（公告）號: CN110783291B
• 公開（公告）日: 2022-02-22
• 發明（設計）人: 諾·穆罕默德·艾杜維蒂爾;張豐愿;黃博祥;劉欽洲
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L23/48
• 分類號: H01L23/48;H01L23/498;H01L23/528;H01L23/535;H01L25/07
• 代理公司: 北京律誠同業知識產權代理有限公司 11006
• 代理人: 徐金國

本揭露是關于一種三維集成電路電源網與其形成方法。一種三維集成電路電源網，其包括第一集成電路晶粒、第二集成電路晶粒、界面以及電力分配結構。界面可配置于第一集成電路晶粒與第二集成電路晶粒之間。電力分配結構可連接至界面。電力分配結構可包含至少一硅導孔以及連接所述至少一硅導孔的階梯結構。

技術領域

本揭露是關于一種集成電路電源網與其形成方法。

背景技術

一個垂直堆疊集成電路會將多個半導體晶粒堆疊于彼此之上，并利用例如硅導孔(Through-Silicon Vias,TSVs)來垂直互連。相較于由單一集成電路構成的裝置，垂直堆疊集成電路可以有相同的表現且具有較小的覆蓋率(foorprint)。

在一些情況中，半導體晶粒上的電路所用的電力會隨時間改變。此外，當電源供應器提供的信號被一半導體晶粒上的電路接收時，電源供應器所提供的信號會有損耗(亦即電壓損耗)。電壓損耗的發生可至少起因于信號自電源供應器傳輸至電路中導電路徑的電阻。

發明內容

本揭露的一實施例提供了一種三維集成電路電源網，包含一第一集成電路晶粒、一第二集成電路晶粒、一界面(interface)以及一電力分配結構。第二集成電路晶粒堆疊于第一集成電路晶粒。界面配置于第一集成電路晶粒以及第二集成電路晶粒之間，且電力分配結構連接界面。電力分配結構包括至少一硅導孔以及連接至硅導孔的階梯結構。

本揭露的一實施例揭露了一種三維集成電路電源網，包含第一集成電路晶粒、第二集成電路晶粒、界面以及電力分配結構。第二集成電路晶粒以面對面的配置方式堆疊于第一集成電路晶粒。界面配置于第一集成電路晶粒以及第二集成電路晶粒之間。電力分配結構連接界面，其中電力分配結構穿過第一集成電路晶粒。電力分配結構包括至少一硅導孔以及連接至硅導孔的階梯結構。階梯結構包括由多個垂直元件連接的多個水平元件。

本揭露的一實施例揭露了一種形成三維集成電路電源網的方法，此方法包含提供一第一集成電路晶粒；堆疊第二集成電路晶粒于第一集成電路晶粒；提供封裝凸塊于第一集成電路晶粒；以及形成電力分配結構于第一集成電路晶粒。第一集成電路晶粒包括第一功能元件；第二集成電路晶粒包括第二功能元件。封裝凸塊用以連接電力供應源。電力分配結構包括至少一硅導孔以及連接至硅導孔的階梯結構，其中階梯結構包括由多個垂直元件連接的多個水平元件。

附圖說明

本揭示案的實施例的態樣在結合附圖閱讀以下詳細說明時得以最清晰地理解。需要強調的是，根據行業的標準慣例，各種特征不是按比例繪制的且僅是用于說明目的。實際上，為了清楚討論，各種特征的尺寸可以任意增加或減小。

圖1繪示根據本揭露的實施例中可以最小化IR壓降的三維集成電路電源網；

圖2繪示根據本揭露的實施例中使用三維集成電路電源網的晶粒堆疊；

圖3繪示根據本揭露的實施例中另一晶粒堆疊；

圖4繪示根據本揭露的實施例中可以堆疊的多個集成電路晶粒；

圖5繪示根據本揭露的實施例的系統整合單晶片(System on an IntegratedChip,SoIC)；

圖6繪示根據本揭露的實施例中提供三維集成電路電源網的方法的流程圖。

【符號說明】

100 三維集成電路電源網

102 硅導孔

104 網格階梯

106 電源網

110 供應電源

112、202 第一集成電路晶粒

114、204 第二集成電路晶粒