[發明專利]半導體存儲裝置

在審

• 申請號: 201910691244.1
• 申請日: 2019-07-29
• 公開（公告）號: CN111725211A
• 公開（公告）日: 2020-09-29
• 發明（設計）人: 武木田秀人
• 申請（專利權）人: 東芝存儲器株式會社
• 主分類號: H01L27/11519
• 分類號: H01L27/11519;H01L27/11529;H01L27/11556;H01L27/11565;H01L27/11573;H01L27/11582
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 楊林勳

本發明的實施方式提供一種能夠提高性能的半導體存儲裝置。實施方式的半導體存儲裝置包含：在第1方向上從下方依序積層的源極線、第1選擇柵極線、多個字線、虛擬字線、及第2選擇柵極線；第1半導體層(26)，在第1選擇柵極線、多個字線、及虛擬字線的內部沿第1方向延伸，且電連接在源極線；多個存儲單元，形成在第1半導體層(26)與多個字線的交叉部分；導電層(31)，設置在第1半導體層(26)上，在積層方向上與虛擬字線局部重疊，且包含N型擴散層；第2半導體層(33)，在第2選擇柵極線的內部沿第1方向延伸，且與導電層(31)相接；位線，設置在第2選擇柵極線的上方，且電連接在第2半導體層(33)；以及控制電路(17)，控制擦除動作。

[相關申請案]

本申請案享有將日本專利申請案2019-52485號(申請日：2019年3月20日)作為基礎申請案的優先權。本申請案通過參照該基礎申請案而包含基礎申請案的全部內容。

技術領域

本發明的實施方式涉及一種半導體存儲裝置。

背景技術

作為半導體存儲裝置的一種，已知有NAND(Not AND，與非)型閃速存儲器。另外，已知有具備三維地積層的多個存儲單元的NAND型閃速存儲器。

發明內容

實施方式提供一種能夠提高性能的半導體存儲裝置。

實施方式的半導體存儲裝置具備：在第1方向上從下方依序積層的源極線、第1選擇柵極線、多個字線、第1虛擬字線、及第2選擇柵極線；第1半導體層，在所述第1選擇柵極線、所述多個字線、及所述第1虛擬字線的內部沿所述第1方向延伸，且電連接在所述源極線；多個存儲單元，形成在所述第1半導體層與所述多個字線的交叉部分；導電層，設置在所述第1半導體層上，在積層方向上與所述第1虛擬字線局部重疊，且包含N型擴散層；第2半導體層，在所述第2選擇柵極線的內部沿所述第1方向延伸，且與所述導電層相接；位線，設置在所述第2選擇柵極線的上方，且電連接在所述第2半導體層；以及控制電路。所述控制電路在所述多個存儲單元的擦除動作時，對所述源極線、所述第1選擇柵極線、所述第2選擇柵極線、及所述位線施加第1電壓，對所述多個字線施加低于所述第1電壓的第2電壓，對所述第1虛擬字線施加所述第1電壓與所述第2電壓之間的第3電壓。

附圖說明

圖1是第1實施方式的半導體存儲裝置的框圖。

圖2是圖1所示的存儲單元陣列中所包含的1個區塊的電路圖。

圖3是表示存儲單元晶體管的閾值分布的一例的示意圖。

圖4是存儲單元陣列的一部分區域的俯視圖。

圖5是存儲單元陣列的一部分區域的剖視圖。

圖6是將1個下部柱沿水平方向切斷的剖視圖。

圖7是將1個上部柱沿水平方向切斷的剖視圖。

圖8是存儲器柱的詳細剖視圖。

圖9是說明第1實施方式的半導體存儲裝置的擦除序列的流程圖。

圖10是說明第1實施方式的半導體存儲裝置的擦除序列的時序圖。

圖11是說明擦除動作的示意圖。

圖12是說明產生空穴電流的情況的示意圖。

圖13是變化例的存儲器柱的剖視圖。

圖14是第2實施方式的存儲單元陣列中所包含的1個區塊的電路圖。

圖15是存儲單元陣列的一部分區域的剖視圖。

圖16是存儲器柱的詳細剖視圖。

圖17是說明第2實施方式的半導體存儲裝置的擦除序列的時序圖。