[發明專利]一種基于FPGA的圖像分割并同步顯示的方法

在審

• 申請號: 201910584956.3
• 申請日: 2019-07-01
• 公開（公告）號: CN110148143A
• 公開（公告）日: 2019-08-20
• 發明（設計）人: 顧善昉;汪彥剛;黃新俊;劉源;宋振聲
• 申請（專利權）人: 南京圖格醫療科技有限公司
• 主分類號: G06T7/11
• 分類號: G06T7/11;G06F3/06
• 代理公司: 南京鐘山專利代理有限公司 32252
• 代理人: 戴朝榮

本發明涉及一種基于FPGA的圖像分割并同步顯示的方法，其特征在于：具體包括以下步驟：（1）FPGA對DDR進行初始化；（2）將切割的小圖像分組；（3）FPGA內部例化一個邏輯單元；（4）將大圖的每一個像素的值寫入DDR；（5）將每組數據依次讀出并存入一級緩存；（6）將第一級緩存內的數據取出并計數；（7）每組內圖像按在此行中占據的序號來分開并存到第二級緩存內；（8）各通道圖像的顯示接口取圖像數據并顯示。使用本發明對從外部存儲器返回的數據包里數據進行計數，可以精確地得到分割后的各個小圖像；并降低了FPGA對外部存儲器訪問的頻率；還利于FPGA對于高頻時鐘域的時序收斂。

技術領域

本發明涉及圖像分割領域，具體一種基于FPGA的圖像分割并同步顯示的方法。

背景技術

在圖像處理過程中，經常會遇到圖像切割的問題，即將一幅較大的圖像分割若干幅小圖像，然后同時顯示出來。現有技術已有使用FPGA將大圖切割的方法，但是由于FPGA自帶的存儲器容量有限，往往會將圖像數據存儲在外掛的DDR SDRAM當中，它的讀寫是突發式的，每次處理一個數據包，不能精確到針對每一個字節的讀取。如果這時候去同時讀取切割的每一幅小圖像，那么會有以下問題：

（1）每一幅小圖像兩兩之間的界限很有可能會落在DDR的一個讀時序的數據包里，因此會很大概率將不是自己圖片的內容誤讀取進來；

（2）DDR與正常邏輯交換數據時，會使用FPGA自帶的存儲器作為數據緩沖，因此理論上讀寫通道越少越好，而如果切割成4幅時，就需要5個通道，切割成9幅則需要10個通道，這顯然比較浪費資源；

（3）DDR接口的時鐘一般是高頻時鐘，如果與它相連的邏輯量太大的話，則意味著FPGA內會有很大一塊區域屬于高頻時鐘域，這會對后續的時序收斂帶來很大的挑戰。

發明內容

本發明所要解決的技術問題是提供一種基于FPGA的圖像分割并同步顯示的方法。

為解決以上技術問題，本發明的技術方案為提供一種基于FPGA的圖像分割并同步顯示的方法，其創新點在于：具體包括以下步驟：

（1）FPGA對外接動態隨機存儲器進行初始化，并使外接動態隨機存儲器能正常讀取數據；

（2）將需要切割的小圖像分組，同一行的算一組，大圖被切割為n行，即分為n組；

（3）FPGA內部例化一個可以時分復用去讀寫外接動態隨機存儲器的邏輯單元用于大圖和小圖的圖像傳輸；

（4）將大圖通過一個寫通道將每一個像素的值按順序寫入外接動態隨機存儲器；

（5）第一組圖像的數據從第一個讀通道讀出；第二組圖像的數據從第二個讀通道讀出……第n組圖像的數據從第n個讀通道讀出，讀出后，將各自的數據存入存儲每個通道的第一級緩存；

（6）將第一級緩存內的數據取出，同時對取出的數據進行計數，計數周期為大圖像的一行像素點的總和，當計滿一行時，將計數器清0，重新計數；

（7）針對每組圖像，每一行中的組內圖像按在此行中占據的序號來分開，并存到各通道圖像所屬的第二級緩存內；

（8）各通道圖像的顯示接口從對應的各通道緩存里面取圖像數據并顯示出來。

進一步的，所述步驟（1）中的FPGA通過控制器MIG對外接動態隨機存儲器進行初始化，所述外接動態隨機存儲器包括但不限于DDR、DDR2、DDR3和DDR4。

進一步的，所述步驟（3）中的邏輯單元為AXI CONNECT。

進一步的，所述步驟（4）中像素包括但不限于RGB、YCBCR和灰度。