[發明專利]非易失性存儲器與其操作方法

在審

• 申請號: 201910564228.6
• 申請日: 2019-06-26
• 公開（公告）號: CN112017722A
• 公開（公告）日: 2020-12-01
• 發明（設計）人: 吳冠緯;張耀文;鄭致杰;楊怡箴
• 申請（專利權）人: 旺宏電子股份有限公司
• 主分類號: G11C16/34
• 分類號: G11C16/34;G11C16/26;G11C16/10
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 任巖

本發明公開了一種非易失性存儲器與其操作方法，該非易失性存儲器的操作方法包含：產生具有第一時間長度的第一寫入脈沖至存儲單元陣列中的目標存儲單元；讀取并驗證目標存儲單元的導通閾值電壓是否達到目標電平；以及當目標存儲單元的導通閾值電壓未達目標電平，產生具有第二時間長度的第二寫入脈沖至目標存儲單元，其中第二時間長度大于第一時間長度。

技術領域

本發明是關于一種非易失性存儲器與其寫入方法，且特別是有關于一種改善增步階脈沖程序化方式的非易失性存儲器與其操作方法。

背景技術

隨著科技發展，越來越多產品需使用存儲器。適用于高密度的數據儲存的三維氮基快閃存儲器(3D Nitride-Based Flash Memory)因而盛行。

傳統上，三維氮基快閃存儲器可利用增步階脈沖程序化(Increment StepProgramming Pulse，ISPP)方式來進行寫入。然而，反復進行程序化操作會增加驗證的時間而降低寫入的效率。

因此，如何兼顧編程的正確性并提高操作效率以改進編程操作方法是本領域重要的課題之一。

發明內容

本發明內容的一形式是關于一種非易失性存儲器，包含存儲單元陣列、電壓產生器和讀寫控制器。存儲單元陣列包含多個存儲單元。多個存儲單元各自具有可調整的導通閾值電壓。電壓產生器耦接存儲單元陣列，用于產生寫入電壓對存儲單元陣列當中的目標存儲單元進行寫入操作。寫入操作用于設置目標存儲單元的導通閾值電壓。讀寫控制器耦接電壓產生器。讀寫控制器用于：控制電壓產生器產生具有第一時間長度的第一寫入脈沖至目標存儲單元；讀取并驗證目標存儲單元的導通閾值電壓是否達到目標電平；以及當目標存儲單元的導通閾值電壓未達目標電平，控制電壓產生器產生具有第二時間長度的第二寫入脈沖至目標存儲單元，其中第二時間長度大于第一時間長度。

本發明內容的一形式是關于一種非易失性存儲器的操作方法，包含：產生具有第一時間長度的第一寫入脈沖至存儲單元陣列中的目標存儲單元；讀取并驗證目標存儲單元的導通閾值電壓是否達到目標電平；以及當目標存儲單元的導通閾值電壓未達目標電平，產生具有第二時間長度的第二寫入脈沖至目標存儲單元，其中第二時間長度大于第一時間長度。

附圖說明

圖1A是根據本發明內容的部分實施例繪示一種非易失性存儲器的功能方塊圖。

圖1B是根據圖1A的實施例繪示一種存儲單元陣列的電路示意圖。

圖2A是根據本發明內容的部分實施例繪示一種存儲單元串的結構示意圖。

圖2B是根據圖2A的實施例繪示一種存儲單元串的剖面示意圖。

圖2C是根據圖2B的實施例繪示一種存儲單元串的放大示意圖。

圖3是根據圖1B的實施例繪示一種存儲單元串的電路示意圖。

圖4是根據本發明內容的部分實施例繪示一種非易失性存儲器的操作方法的流程圖。

圖5是根據本發明內容的部分實施例繪示一種電壓脈沖的波形示意圖。

圖6是根據本發明內容的其他部分實施例繪示另一種非易失性存儲器的操作方法的流程圖。

圖7是根據本發明內容的其他部分實施例繪示另一種電壓脈沖的波形示意圖。

圖8A和圖8B是根據本發明內容的部分實施例繪示一種非易失性存儲器的閾值電壓的模擬圖。

圖9是根據本發明內容的部分實施例繪示一種非易失性存儲器的實驗結果圖。

【附圖標記說明】

100：非易失性存儲器

120：讀寫控制器