[發明專利]一種FDSOI PMOS淺摻雜離子注入方法

在審

• 申請號: 201910541260.2
• 申請日: 2019-06-21
• 公開（公告）號: CN110176402A
• 公開（公告）日: 2019-08-27
• 發明（設計）人: 汪雪嬌;徐翠芹;劉巍
• 申請（專利權）人: 上海華力集成電路制造有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/265
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 戴廣志

本發明提供一種FDSOI PMOS淺摻雜離子注入方法，至少包括：在有源區形成偽柵結構；淀積氮化硅，形成覆蓋偽柵結構及其兩側有源區表面的氮化硅層；在偽柵結構兩側的有源區進行PLDD摻雜，形成源、漏擴展區；制作覆蓋偽柵結構的硬掩膜層；去除偽柵結構上表面的硬掩膜層和氮化硅層，同時去除有源區表面的氮化硅層，在偽柵結構側壁保留氮化硅層和硬掩膜層分別依次作為第一側墻和第二側墻；在源、漏擴展區上方的有源區上表面形成抬高的源、漏極。本發明可以有效抑制B元素的橫向擴散，加強柵極對器件的控制能力，抑制短溝道效應，改善器件性能。

技術領域

本發明涉及半導體制造領域，特別是涉及一種FDSOI PMOS淺摻雜離子注入方法。

背景技術

隨著CMOS技術的微縮化發展已促使半導體特征尺寸進入22nm及以下，體硅平面器件已經達到了等比例縮小的一個極限，增強的短溝道效應和較高的功耗等問題，使傳統CMOS技術遇到前所未有的挑戰。全耗盡超薄絕緣體上硅(FDSOI)技術作為下一代技術的有力競爭者，相對于體硅器件來說有很多優勢。FDSOI器件主要由前柵極、較薄的硅溝道層(SOI)、超薄埋氧化物(BOX)和襯底硅組成，參考圖1，圖1顯示為現有技術中的PDSOI結構示意圖，其主要優點包括:超薄埋氧化物的隔離，有效減少寄生電容，提高器件頻率和降低器件功耗；增強的短溝道效應控制能力；FDSOI器件不需要復雜的摻雜溝道工藝，避免了隨機雜質波動(RDF)的問題；超薄埋氧化物下方的阱摻雜和背柵偏壓(Back Bias)，可實現對器件閾值電壓和Ion/Ioff的調節；且FDSOI工藝流程與傳統體硅工藝兼容性非常好，便于從CMOS切換到FDSOI技術平臺的研發。因此具有獨特結構的FDSOI器件，能夠有效的抑制短溝道效應，降低功耗，充分的發揮硅集成技術的潛力，是保證集成電路產業按照摩爾定律走勢進行快速發展的一大利器。

當前FDSOI技術仍然不是很完善，還存在著一系列需要解決的問題。對于22nmFDSOI工藝來說，簡單的縮小關鍵尺寸的大小，也已經無法滿足器件性能的需求，尤其是PMOS器件，因為空穴遷移率比電子遷移率要低兩倍，大量的研究表明SiGe工藝仍然是22nmFDSOI PMOS器件性能提升的關鍵。常用的SiGe工藝即在Si襯底上外延生長SiGe應變薄層，由于SiGe的晶格常數大于Si的晶格常數，就會在溝道中引入壓應力，從而提高空穴載流子遷移率。這種CMOS SiGe工藝在FDSOI上并不能直接使用，主要是因為FDSOI上Si厚度太薄，為了實現溝道全耗盡，22nm FDSOI常用厚度大約只有5-10nm，超薄的SOI限制了SiGe生長深度，導致對Si晶格擴張能力非常有限，難以提升溝道載流子的遷移率，使得PMOS器件性能提升非常有限。且由于后續PSD工藝中的B直接離子注入進SiGe層后，經過后續熱處理工藝B元素快速擴散，由于其特殊的埋氧層的存在，加劇了橫向擴散的幾率，導致B擴散進溝道中，使得PMOS溝道摻雜B(P阱)，導致其閾值電壓急劇降低，短溝道效應加劇。

因此，需要提出一種新的方法來解決上述問題。

發明內容

鑒于以上所述現有技術的缺點，本發明的目的在于提供一種FDSOI PMOS淺摻雜離子注入方法，用于解決現有技術中PMOS中注入的硼橫向擴散進溝道，導致閾值電壓急劇降低，短溝道效應加劇的問題。

為實現上述目的及其他相關目的，本發明提供一種FDSOI PMOS淺摻雜離子注入方法，至少包括以下步驟：步驟一、在有源區形成偽柵結構；步驟二、淀積氮化硅，形成覆蓋所述偽柵結構及其兩側有源區表面的氮化硅層；步驟三、在所述偽柵結構兩側的有源區進行PLDD摻雜，形成源、漏擴展區；步驟四、制作覆蓋所述偽柵結構的硬掩膜層；步驟五、去除所述偽柵結構上表面的氮化硅層和硬掩膜層，同時去除所述有源區表面的氮化硅層，在所述偽柵結構側壁保留氮化硅層和硬掩膜層分別依次作為第一側墻和第二側墻；步驟六、在所述源、漏擴展區上方的所述有源區上表面形成抬高的源、漏極。

優選地，步驟一中的所述偽柵結構下方的有源區具有硅溝道層，所述硅溝道層下方具有埋氧層，所述埋氧層下方為硅襯底。