[發明專利]MOS管輸出編輯傳輸型多進制及十進制位權加法器

在審

• 申請號: 201910349021.7
• 申請日: 2019-04-19
• 公開（公告）號: CN111610951A
• 公開（公告）日: 2020-09-01
• 發明（設計）人: 胡五生
• 申請（專利權）人: 胡五生
• 主分類號: G06F7/38
• 分類號: G06F7/38
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.一種由MOS管組成的MOS管輸出編輯傳輸型多進制及十進制位權加法器，由不同形式的多值加法模塊組成，所述的多值加法模塊有輸出本位等于0模塊、等于1模塊、等于2模塊……等于N模塊，所述的模塊是由不同方式連接的運算單元組合連接構成，所述的單元用專利申請201711119713.x“量化邏輯之多進制算術運算器賦意分形集成單元電路”的權利要求3所述電路做為單元排列組合而成；把各單元根據進位制的選擇、和兩輸入加數相加后，其“和”值的個位相同的單元排列在一起，組成不同規模的運算模塊，模塊中各單元的柵極組成一組位權數據的輸入，模塊中各單元的漏極組成一組位權數據的輸入，把單元中各分形輸出進位1輸出連接在一起作為模塊進位輸出，把單元中進位等于0的輸出連接到一起組成模塊進位0輸出，把各單元本位輸出連接到一起組成模塊的本位輸出；不管選擇什么進位制，模塊輸出只有三路；所述的模塊輸入依據所選電路的進位制不同亦不相同，二進制加法器各有兩路兩條線輸入，三進制加法器各有兩路三條線輸入，四進制加法器各有兩路四條線輸入，五進制加法器各有兩路五條線輸入，六進制加法器各有兩路六條線輸入，七進制加法器各有兩路七條線輸入，八進制加法器各有兩路八條線輸入，九進制加法器各有兩路九條線輸入，十進制加法器各有兩路十條線輸入….；所述的MOS管的柵極和漏極按照加法規則和分形二極管的本位輸出相同的要求，依照加法表進行編輯并連接；所述的二進制加法器共用兩個模塊，等于0模塊，等于1模塊；所述的三進制加法器共用三個加法模塊，等于0模塊，等于1模塊，等于2模塊；所述的四進制加法器共用四個加法模塊，等于0模塊，等于1模塊，等于2模塊，等于3模塊；所述的五進制加法器共用五個加法模塊，等于0模塊，等于1模塊，等于2模塊，等于3模塊，等于4模塊；所述的六進制加法器共用六個加法模塊，等于0模塊，等于1模塊，等于2模塊，等于3模塊，等于4模塊，等于5模塊；所述的七進制加法器共用七個加法模塊，等于0模塊，等于1模塊，等于2模塊，等于3模塊，等于4模塊，等于5模塊，等于6模塊；所述的八進制加法器共用八個加法模塊，等于0模塊，等于1模塊，等于2模塊，等于3模塊，等于4模塊，等于5模塊，等于6模塊，等于7模塊；所述的九進制加法器共用九個加法模塊，等于0模塊，等于1模塊，等于2模塊，等于3模塊，等于4模塊，等于5模塊，等于6模塊，等于7模塊，等于8模塊；所述的十進制加法器共用十個加法模塊，等于0模塊，等于1模塊，等于2模塊，等于3模塊，等于4模塊，等于5模塊，等于6模塊，等于7模塊，等于8模塊，等于9模塊；隨著進位制升高模塊數依次變多。

2.根據權利要求1，所述的模塊是由不同方式連接的加法運算單元組合連接構成，所述的單元用專利申請201711119713.x“量化邏輯之多進制算術運算器賦意分形集成單元電路”的權利要求3所述電路做為單元排列組合而成；所述的單元是把兩路加數相加所得的“和”的個位相等的單元組合在一起，并把本位輸出連接到一起，本位輸出是各單元加法運算“和”的個位相等的數，進位輸出對應于進位0和進位1線進行連接；所述的各單元的柵極作為一路加數的位權輸入，各單元的漏極作為另一路加數的輸入，所述的各輸入的連接方法是按照輸出的“和”的加法關系把對應的兩路輸入連接到位權輸入端子上。

3.根據權利要求1，所述的模塊由專利申請201711119713.x“量化邏輯之多進制算術運算器賦意分形集成單元電路”權利要求3所述電路做為單元排列組合而成；所述的模塊所使用的單元數目由進位制的選擇確定，二進制加法器使用兩個加法單元，三進制加法器使用三個加法單元，四進制加法器使用四個加法單元，五進制加法器使用五個加法單元，六進制加法器使用六個加法單元，七進制加法器使用七個加法單元，八進制加法器使用八個加法單元，九進制加法器使用九個加法單元，十進制加法器使用十個加法單元，N進制加法器使用N個加法單元。

4.根據權利要求1，把MOS管組成的MOS管輸出編輯傳輸型多進制及十進制位權加法器，依照專利申請201710024248.5“多進制算數運算器”的權利要求1所述的方式組成的多位多進制全加器；所述的多位二進制全加器由多個一位二進制加法器按照專利申請201710024248.5“多進制算數運算器”的權利要求1所述的方式組成；所述的多位三進制全加器由多個一位三進制加法器按照專利申請201710024248.5“多進制算數運算器”的權利要求1所述的方式組成；所述的多位四進制全加器由多個一位四進制加法器按照專利申請201710024248.5“多進制算數運算器”的權利要求1所述的方式組成；所述的多位五進制全加器由多個一位五進制加法器按照專利申請201710024248.5“多進制算數運算器”的權利要求1所述的方式組成；所述的多位六進制全加器由多個一位六進制加法器按照專利申請201710024248.5“多進制算數運算器”的權利要求1所述的方式組成；所述的多位七進制全加器由多個一位七進制加法器按照專利申請201710024248.5“多進制算數運算器”的權利要求1所述的方式組成；所述的多位八進制全加器由多個一位八進制加法器按照專利申請201710024248.5“多進制算數運算器”的權利要求1所述的方式組成；所述的多位九進制全加器由多個一位九進制加法器按照專利申請201710024248.5“多進制算數運算器”的權利要求1所述的方式組成；所述的多位十進制全加器由多個一位十進制加法器按照專利申請201710024248.5“多進制算數運算器”的權利要求1所述的方式組成；所述的多位N進制全加器由多個一位N進制加法器按照專利申請201710024248.5“多進制算數運算器”的權利要求1所述的方式組成。