[發明專利]MOS管漏極控制傳輸型多進制及十進制位權加法器

在審

• 申請號: 201910347150.2
• 申請日: 2019-04-19
• 公開（公告）號: CN111610954A
• 公開（公告）日: 2020-09-01
• 發明（設計）人: 胡五生
• 申請（專利權）人: 胡五生
• 主分類號: G06F7/491
• 分類號: G06F7/491
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.一種由MOS管組成的MOS管漏極控制傳輸型多進制及十進制位權加法器，由不同形式的多值加法模塊組成，所述的多值加法模塊有加0模塊、加1模塊、加2模塊……加N模塊，所述的模塊是由不同方式連接的運算單元組合連接構成，所述的單元用專利申請201711119713.x“量化邏輯之多進制算術運算器賦意分形集成單元電路”的權利要求3所述電路做為單元排列組合而成，把各單元MOS管的漏極連接在一起作為控制端并和一組位權輸入的一個數值端連接，模塊中各單元的柵極作為另一組位權數據輸入端，組成的模塊稱為漏控加法運算模塊；模塊輸出分為兩組，一組是本位輸出，依據所選電路的進位制不同，輸出線數目不同，二進制有兩條線輸出，三進制有三條線輸出，四進制有四條線輸出，五進制有五條線輸出，六進制有六條線輸出，七進制有七條線輸出，八進制有八條線輸出，九進制有九條線輸出，十進制有十條線輸出….；另一組是進位輸出，進位輸出線不論是采用哪個進位制，總是兩條線輸出；所述模塊的本位、進位輸出線，按照序號連接在對應的位權輸出總線上；所述的二進制加法器共用兩個模塊，加0模塊，加1模塊；所述的三進制加法器共用三個加法模塊，加0模塊，加1模塊，加2模塊；所述的四進制加法器共用四個加法模塊，加0模塊，加1模塊，加2模塊，加3模塊；所述的五進制加法器共用五個加法模塊，加0模塊，加1模塊，加2模塊，加3模塊，加4模塊；所述的六進制加法器共用六個加法模塊，加0模塊，加1模塊，加2模塊，加3模塊，加4模塊，加5模塊；所述的七進制加法器共用七個加法模塊，加0模塊，加1模塊，加2模塊，加3模塊，加4模塊，加5模塊，加6模塊；所述的八進制加法器共用八個加法模塊，加0模塊，加1模塊，加2模塊，加3模塊，加4模塊，加5模塊，加6模塊，加7模塊；所述的九進制加法器共用九個加法模塊，加0模塊，加1模塊，加2模塊，加3模塊，加4模塊，加5模塊，加6模塊，加7模塊，加8模塊；所述的十進制加法器共用十個加法模塊，加0模塊，加1模塊，加2模塊，加3模塊，加4模塊，加5模塊，加6模塊，加7模塊，加8模塊，加9模塊；隨著進位制升高模塊數依次變多。

2.根據權利要求1，所述的模塊是由不同方式連接的加法運算單元組合連接構成，所述的單元用專利申請201711119713.x“量化邏輯之多進制算術運算器賦意分形集成單元電路”的權利要求3所述電路做為單元排列組合而成，把各單元MOS管的漏極連接在一起作為控制端并和一組位權輸入的一個數值端連接，模塊中各單元的柵極作為另一組位權數據輸入端，組成的模塊稱為漏控加法運算模塊；所述的模塊輸出被分形為進位位權輸出和本位位權輸出，進位位權輸出有進位0輸出線和進位1輸出線，本位位權輸出線數目和進位制選擇相同；本位位權輸出的各位置權重是一組柵極上的輸入位權數據和控制漏極上輸入的位權數據中的一個權值之和，柵極輸入的位權數據按照規定有序排列，模塊輸出的位權數據依照求和后的分布順次排列。

3.根據權利要求1，所述的模塊由專利申請201711119713.x“量化邏輯之多進制算術運算器賦意分形集成單元電路”權利要求3所述電路做為單元排列組合而成，把各單元MOS管的漏極連接在一起作為控制端并和一組位權輸入的一個數值端連接，模塊中各單元的柵極作為另一組位權數據輸入端，組成的模塊稱為漏控加法運算模塊；所述的模塊所使用的單元數目由進位制的選擇確定，二進制加法器使用兩個加法單元，三進制加法器使用三個加法單元，四進制加法器使用四個加法單元，五進制加法器使用五個加法單元，六進制加法器使用六個加法單元，七進制加法器使用七個加法單元，八進制加法器使用八個加法單元，九進制加法器使用九個加法單元，十進制加法器使用十個加法單元，N進制加法器使用N個加法單元。

4.根據權利要求1，把MOS管組成的MOS管漏控傳輸型多進制及十進制位權加法器依照專利申請201710024248.5“多進制算數運算器”的權利要求1所述的方式組成的多位多進制全加器；所述的多位二進制全加器由多個一位二進制加法器按照專利申請201710024248.5“多進制算數運算器”的權利要求1所述的方式組成；所述的多位三進制全加器由多個一位三進制加法器按照專利申請201710024248.5“多進制算數運算器”的權利要求1所述的方式組成；所述的多位四進制全加器由多個一位四進制加法器按照專利申請201710024248.5“多進制算數運算器”的權利要求1所述的方式組成；所述的多位五進制全加器由多個一位五進制加法器按照專利申請201710024248.5“多進制算數運算器”的權利要求1所述的方式組成；所述的多位六進制全加器田多個一位六進制加法器按照專利申請201710024248.5“多進制算數運算器”的權利要求1所述的方式組成；所述的多位七進制全加器由多個一位七進制加法器按照專利申請201710024248.5“多進制算數運算器”的權利要求1所述的方式組成；所述的多位八進制全加器由多個一位八進制加法器按照專利申請201710024248.5“多進制算數運算器”的權利要求1所述的方式組成；所述的多位九進制全加器由多個一位九進制加法器按照專利申請201710024248.5“多進制算數運算器”的權利要求1所述的方式組成；所述的多位十進制全加器由多個一位十進制加法器按照專利申請201710024248.5“多進制算數運算器”的權利要求1所述的方式組成；所述的多位N進制全加器由多個一位N進制加法器按照專利申請201710024248.5“多進制算數運算器”的權利要求1所述的方式組成。