[發明專利]一種多核處理器及其基于時間約束的故障攻擊方法

有效

• 申請號: 201910310348.3
• 申請日: 2019-04-17
• 公開（公告）號: CN110032897B
• 公開（公告）日: 2021-01-08
• 發明（設計）人: 汪東升;邱朋飛;呂勇強;王淳
• 申請（專利權）人: 清華大學
• 主分類號: G06F21/72
• 分類號: G06F21/72;G06F21/81;G06F21/51
• 代理公司: 北京卓特專利代理事務所(普通合伙) 11572
• 代理人: 陳變花

1.一種基于時間約束的故障攻擊方法，其特征在于，包括：

當需要向時序電路注入硬件故障時，更改時序電路的電壓為低于額定電壓但使時序電路在低頻率下能夠正常工作的攻擊電壓；

延長時序電路中第一個電子元件信號輸入至最后一個電子元件信號輸入的時間段，破壞時序電路的時間約束；

在所述時間段內，后一電子元件在時鐘上升沿未接收到前一電子元件的輸出時，將預設數據作為輸入并對預設數據進行處理，輸出預期數據。

2.根據權利要求1所述的故障攻擊方法，其特征在于，所述時序電路的時間約束為：

T_src+T_transfer≤T_clk-T_setup-T_ε

其中，T_clk表示一個時鐘周期，是兩個時鐘上升沿的間隔，也反映了電路的頻率；T_setup表示最后一個時序電子元件的輸入需要保持穩定的時間，也是中間的邏輯單元的輸出到下一個時鐘上升沿需要滿足的間隔時間；T_src表示第一個時序電子元件的輸入和輸出之間的延時，也即收到時鐘上升沿到給出穩定輸出之間的時間；T_transfer表示第一個時序電子元件的輸出到中間邏輯單元的輸出之間的間隔，也即中間邏輯單元的處理時間；T_ε表示一個微小的時間常量。

3.根據權利要求2所述的故障攻擊方法，其特征在于，所述破壞時序電路的時間約束，延長時序電路中第一個電子元件信號輸入至最后一個電子元件信號輸入的時間段，具體為：固定設置時鐘周期T_clk，T_setup由時鐘電子元件的特性決定，與電路的頻率和電壓無關；時序電路的電壓更改為攻擊電壓后，T_src和T_transfer增加，電路的時間約束被破壞。

4.根據權利要求1所述的故障攻擊方法，其特征在于，通過對電壓管理驅動程序進行修改，實現任意設置時序電路的電壓，由此能夠將時序電路的電壓更改為攻擊電壓，所述攻擊電壓具體為低于額定電壓但使時序電路在低頻率下能夠正常工作的電壓。

5.根據權利要求1所述的故障攻擊方法，其特征在于，所述預設數據包括電子元件的上一時鐘內的數據取值或設定的故障值。

6.一種多核處理器基于時間約束的故障攻擊方法，其特征在于，包括：

當需要向多核處理器的某一處理器核注入硬件故障時，將該處理器核指定為被攻擊核，將另外某一處理器核作為攻擊核；

當攻擊核檢測到被攻擊核運行至待注入故障的指定時序電路時，將被攻擊核的處理器核電壓更改為使被攻擊核不能正常工作，但除被攻擊核外的其他處理器核均能正常工作的攻擊電壓；

破壞所述時序電路的時間約束，延長所述時序電路中第一個電子元件信號輸入至最后一個電子元件信號輸入的時間段；

在所述時間段內，后一電子元件在時鐘上升沿未接收到前一電子元件的輸出時，將預設數據作為輸入并對預設數據進行處理，輸出預期數據；

當攻擊電壓持續至所述時序電路輸出預期數據后，將被攻擊核的處理器核電壓恢復為安全電壓。

7.如權利要求6所述的多核處理器基于時間約束的故障攻擊方法，其特征在于，所述攻擊電壓具體為使被攻擊核不能正常工作，除被攻擊核外的其他處理器核均能正常工作的電壓。