[發明專利]硬錯誤模擬及其使用

在審

• 申請號: 201910295312.2
• 申請日: 2019-04-12
• 公開（公告）號: CN110377924A
• 公開（公告）日: 2019-10-25
• 發明（設計）人: 賈米勒·R·馬扎維;艾曼·K·穆阿利姆;馬納爾·H·謝哈德
• 申請（專利權）人: 奧普蒂馬設計自動化有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 成都超凡明遠知識產權代理有限公司 51258
• 代理人: 魏彥;洪玉姬

用于硬錯誤模擬及其使用的方法、裝置和產品。該方法包括：獲得電路的設計，該電路包括用于識別錯誤的一個或多個監測信號和一個或多個關鍵節點；獲得電路的測試的運行的軌跡；以及獲得節點上的硬錯誤故障。該方法包括確定硬錯誤故障的硬錯誤測試覆蓋，其中，硬錯誤測試覆蓋指示上述一個或多個監測信號是否在測試的執行期間識別到硬錯誤故障，并且其中，所述確定包括：模擬電路的執行以及硬錯誤故障，并注明上述一個或多個監測信號中的任何一個或多個是否檢測到硬錯誤故障。可以輸出硬錯誤故障覆蓋的指示。

相關申請的交叉引用

本申請是2015年2月18日提交的題為“CIRCUIT SIMULATION USING A RECORDINGOF A REFERENCE EXECUTION(使用參考執行的記錄的電路模擬)”的美國非臨時申請No.14/624,603的部分繼續申請，該美國非臨時申請是2015年1月21日提交的題為“DETERMININGSOFT ERROR INFLICTION PROBABILITY(確定軟錯誤施加概率)”的美國非臨時申請No.14/601,312現美國專利No.9,430,599的繼續申請并且其是非臨時申請并要求2014年2月18日提交的題為“ERROR INJECTION ENGINE(錯誤注入引擎)”的美國臨時專利申請No.61/941,125的權益；本申請還是2016年2月17日提交的題為“DETERMINING TRANSIENT ERRORFUNCTIONAL MASKING AND PROPAGATION PROBABILITIES(確定瞬態錯誤功能屏蔽和傳播概率)”的美國非臨時申請No.15/045,448的部分繼續申請，該美國非臨時申請是2015年1月1日提交的題為“DETERMINING TRANSIENT ERROR FUNCTIONAL MASKING AND PROPAGATIONPROBABILITIES(確定瞬態錯誤功能屏蔽和傳播概率)”的美國臨時專利申請No.62/106,305的非臨時申請并且是前述美國非臨時申請No.14/601,312的部分繼續申請，所有上述申請的全部內容均通過引用并入本文，并不會造成否認。

技術領域

本公開內容大體上涉及微電子設計，且特別地涉及設計的模擬。

背景技術

設計模擬是一種有用的技術，其允許工程師確定電路設計的功能。可以在實體電路制造之前(即，投產前階段)進行模擬，并且模擬可以允許根據設計中的每個線在每個周期的值來容易地追蹤電路功能。

在一些情況下，制造的設計可能會遇到硬錯誤。硬錯誤是由所述設計制造的特定產品在某一時間點出現的缺陷，一種會更改設計的功能的缺陷。硬錯誤可能由于制造問題而出現，或者硬錯誤可能在制造后很久在產品已在使用中時才發生。在一些情況下，硬錯誤可能是即使重新啟動設計也無法糾正的永久性錯誤。

發明內容

本公開主題的一個示例實施方式是計算機實施的方法，包括：獲得電路的設計，其中，電路包括節點，節點在執行期間被分配值，其中，電路包括用于識別錯誤的一個或多個監測信號和一個或多個關鍵節點；獲得電路的測試的運行的軌跡；獲得節點上的硬錯誤故障，其中，硬錯誤故障潛在地能夠使錯誤值到達該一個或多個關鍵節點；通過處理器確定硬錯誤故障的硬錯誤測試覆蓋(coverage，覆蓋率)，其中，硬錯誤測試覆蓋指示該一個或多個監測信號是否在測試的執行期間識別到硬錯誤故障，并且其中，所述確定包括：模擬電路的執行以及硬錯誤故障，并注明該一個或多個監測信號中的任何一個或多個是否檢測到硬錯誤故障，以及輸出硬錯誤測試覆蓋的指示。