[發明專利]半導體元件及其制作方法

在審

• 申請號: 201910284956.1
• 申請日: 2019-04-10
• 公開（公告）號: CN111816605A
• 公開（公告）日: 2020-10-23
• 發明（設計）人: 朱猛剴
• 申請（專利權）人: 聯華電子股份有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L23/48;H01L23/535
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 陳小雯

本發明公開一種半導體元件及其制作方法，其中制作半導體元件的方法為，首先提供一基底，該基底包含一第一半導體層、一絕緣層以及一第二半導體層，然后形成一主動元件于基底上，形成一層間介電層于基底及主動元件上，形成第一接觸插塞于層間介電層內并電連接主動元件，之后于形成該第一接觸插塞之后形成一第二接觸插塞于層間介電層及絕緣層內。

技術領域

本發明涉及一種制作半導體元件的方法，尤其是涉及一種形成貫穿硅覆絕緣(silicon-on-insulator,SOI)基底的接觸插塞以及貫穿層間介電層(interlayerdielectric,ILD)連接主動元件的接觸插塞的方法。

背景技術

在半導體元件的制作過程中，將元件設置于硅覆絕緣(silicon-on-insulator,SOI)基底或晶片上通常可比元件設置于傳統硅晶片(bulk silicon)上在集成電路內得到更佳的絕緣效果。其中硅覆絕緣基底的制作一般是將一薄氧化層或其他絕緣層夾設于硅晶片之間，而所制備的元件則設置于薄氧化層上方的硅層上。以硅覆絕緣基底為基礎所制備的半導體元件所提供的絕緣效果除了可去除互補型金屬氧化物半導體(CMOS)晶體管元件中可能產生的閂鎖效應(latch-up)，又可降低寄生電容(parasitic capacitance)的產生。

目前將金屬氧化物半導體晶體管等主動元件制備于硅覆絕緣基底上的過程中需至少形成兩種不同尺寸的接觸插塞，包括連接主動元件的接觸插塞與貫穿硅覆絕緣基底并連接另一硅晶片的背面(backside)接觸插塞。然而現今在制作上述兩種接觸插塞的手段上均有其缺點，因此如何提供一種更為簡便并同時減少成本的制作工藝方法即為現今一重要課題。

發明內容

本發明一實施例揭露一種制作半導體元件的方法。首先提供一基底，該基底包含一第一半導體層、一絕緣層以及一第二半導體層，然后形成一主動元件于基底上，形成一層間介電層于基底及主動元件上，形成第一接觸插塞于層間介電層內并電連接主動元件，之后于形成該第一接觸插塞之后形成一第二接觸插塞于層間介電層及絕緣層內。

本發明另一實施例揭露一種半導體元件，其主要包含一基底，該基底包含一第一半導體層、一絕緣層以及一第二半導體層；一主動元件設于基底上；一層間介電層設于主動元件上；一第一接觸插塞設于層間介電層內并電連接主動元件；以及一第二接觸插塞設于層間介電層及絕緣層內，其中該第二接觸插塞上表面高于該層間介電層上表面。

附圖說明

圖1為本發明一實施例制作一半導體元件的方法示意圖；

圖2為本發明一實施例接續圖1制作一半導體元件的方法示意圖；

圖3為本發明一實施例接續圖2制作一半導體元件的方法示意圖；

圖4為本發明一實施例接續圖3制作一半導體元件的方法示意圖；

圖5為本發明一實施例接續圖4制作一半導體元件的方法示意圖；

圖6為本發明一實施例接續圖5制作一半導體元件的方法示意圖；

圖7為本發明一實施例接續圖6制作一半導體元件的方法示意圖；

圖8為本發明一實施例接續圖7制作一半導體元件的方法示意圖；

圖9為本發明一實施例的半導體元件的結構示意圖。

主要元件符號說明

12 基底 14 第一區域

16 第二區域 18 第一半導體層

20 絕緣層 22 第二半導體層