[發明專利]一種基于TSV的電感值可調的磁芯電感器

在審

• 申請號: 201910251154.0
• 申請日: 2019-03-29
• 公開（公告）號: CN110047819A
• 公開（公告）日: 2019-07-23
• 發明（設計）人: 王鳳娟;屈曉慶;余寧梅
• 申請（專利權）人: 西安理工大學
• 主分類號: H01L23/64
• 分類號: H01L23/64
• 代理公司: 西安弘理專利事務所 61214
• 代理人: 寧文濤

本發明提供了一種基于TSV的電感值可調的磁芯電感器，包括二氧化硅基板c，二氧化硅基板c的上下表面均嵌有”回”字形磁芯，二氧化硅基板c上下表面分別設有二氧化硅基板a和二氧化硅基板b，二氧化硅基板c上設有若干硅通孔，若干硅通孔沿”回”字形磁芯的內圈和外圈排布，若干硅通孔對稱設置在”回”字形磁芯的軸線的兩側，二氧化硅基板a下表面蝕刻有重布線層a和重布線層b，二氧化硅基板b上表面蝕刻有重布線層c和重布線層d，重布線層a和重布線層b位于若干硅通孔的上方，重布線層c和重布線層d位于若干硅通孔的下方，重布線層a與布線層c之間、重布線層b與重布線層d之間通過若干硅通孔連接。

技術領域

本發明屬于電子器件技術領域，涉及一種基于TSV的電感值可調的磁芯電感器。

背景技術

隨著技術的進步，三維集成電路(threedimensional integrated circuit；3DIC)受到越來越多的關注。一方面，3D IC實現了上下層芯片的互連，極大地提高了芯片的集成度，使得摩爾定律得到延續。另一方面，垂直TSV的使用減少了全局互連，因此降低了線上延遲，減小了數據傳輸的損耗。然而，芯片集成中所需的關鍵無源器件，如電感器等，仍然占據較大的芯片面積，且逐漸無法滿足集成電路中高Q值、低寄生參數、高電感密度的需求。由于工藝一致性問題和散熱問題，需要將特定量的TSV放置在特定區域內以滿足最小密度規則，從而在3D IC中留下大量虛設TSV和熱TSV。例如，Tezzaron要求每250μm×250μm區域至少有一個TSV，其他工廠也有類似的規則，因此不可避免地會產生不可忽略的面積開銷。將這些虛設TSV構建成一些重要電路元件，比如基于TSV的電感器，便可以提高虛設TSV的利用率，減小芯片面積。與傳統平面螺旋結構電感器相比，3D電感由一對對稱的TSV通過上下層RDL連接起來組成螺旋線圈，具有更小的占位面積和更高的電感密度。

通過控制3D螺旋電感硅基板的厚度、TSV之間水平距離、垂直距離以及TSV的高度可以方便地得到想要的電感值，但是一經設定便不可再進行調節。為了滿足需求，需要一種電感值可調的電感結構。

發明內容

本發明的目的是提供一種基于TSV的電感值可調的磁芯電感器，解決了現有技術中存在的3D TSV螺旋電感器的電感值一經設定便不可再進行調節問題。

本發明所采用的技術方案是，一種基于TSV的電感值可調的磁芯電感器，包括二氧化硅基板c，二氧化硅基板c的上下表面均嵌有“回”字形磁芯，二氧化硅基板c上下表面分別設有二氧化硅基板a和二氧化硅基板b，二氧化硅基板c上表面的“回”字形磁芯位于二氧化硅基板a與二氧化硅基板c之間，二氧化硅基板c下表面的“回”字形磁芯位于二氧化硅基板b與二氧化硅基板c之間，二氧化硅基板c上設有若干硅通孔，若干硅通孔設置“回”字形磁芯的內部和外部，二氧化硅基板a下表面蝕刻有重布線層a和重布線層b，二氧化硅基板b上表面蝕刻有重布線層c和重布線層d，重布線層a與布線層c之間、重布線層b與重布線層d之間通過若干硅通孔連接。

重布線層a、重布線層b、重布線層c和重布線層d均為折線形，若干硅通孔的上端分別與重布線層a和重布線層c的結點連接，若干硅通孔的下端分別與重布線層c和重布線層d的結點連接。

重布線層a和重布線層b鏡像對稱，重布線層c和重布線層d的鏡像對稱，重布線層a和重布線層c相同，重布線層b和重布線層d相同。

硅通孔內的填充金屬為銅。

“回”字形磁芯為鐵氧體磁芯。

本發明的有益效果是，本發明提供了一種可調節電感值的磁芯電感器，與平面螺旋電感相比，本發明可大幅減少在集成芯片上占用面積并具有更高的電感密度。與3D TSV螺旋電感器相比，本發明利用電磁感應原理，通過改變通入控制線圈的電流大小，從而調節電感器的電感值，增大設計靈活性。

附圖說明

圖1是本發明一種基于TSV的電感值可調的磁芯電感器的側視圖圖；