[發明專利]半導體柵極結構及其制備方法

在審

• 申請號: 201910095566.X
• 申請日: 2019-01-31
• 公開（公告）號: CN111261632A
• 公開（公告）日: 2020-06-09
• 發明（設計）人: 高瑋
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: H01L27/108
• 分類號: H01L27/108;H01L29/423
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 智云

本發明提供了一種半導體柵極結構及其制備方法，通過將金屬柵極在柵極溝槽中的填充厚度降低至該柵極溝槽深度的1/7～2/5，以降低柵極電阻，增大器件電流，進而提高器件性能。

技術領域

本發明涉及集成電路制造技術領域，特別涉及一種半導體柵極結構及其制備方法。

背景技術

動態隨機存取存儲器(Dynamic Random Access Memory，簡稱DRAM)作為一種公知的半導體存儲裝置，目前被廣泛使用于各種電子設備中。動態隨機存取存儲器(DRAM)由許多重復的存儲單元(cell)組成，每一個存儲單元主要由一個晶體管與一個由晶體管所操控的電容器所構成，且存儲單元會排列成陣列形式，每一個存儲單元通過字線(word line，簡寫為WL)與位線(bit line，簡寫為BL)彼此電性連接。

為提高動態隨機存取存儲器(DRAM)的集成度并加快元件的操作速度，以及符合消費者對于小型化電子裝置的需求，近來動態隨機存取存儲器(DRAM)中的晶體管通道區長度的設計有持續縮短的趨勢，但如此一來晶體管會產生嚴重的短通道效應(short channeleffect)以及導通電流(on current)下降等問題。已知的一種解決方法是將動態隨機存取存儲器(DRAM)中的水平方向的晶體管結構改為垂直方向的掩埋溝道陣列晶體管(BuriedChannel Array Transistor，BCAT)的結構，這種具有掩埋溝道陣列晶體管(BCAT)的動態隨機存取存儲器(DRAM)的結構如圖1所示，包括：半導體襯底100、柵介質層101、第一金屬阻擋層102、金屬柵極(即字線)103、柵極隔離層104、第一導電接觸結構105以及第二導電接觸結構106，所述半導體襯底100具有呈縱長的U形的柵極溝槽(未圖示)，金屬柵極103通過柵極隔離層104掩埋在所述柵極溝槽中，并通過柵介質層101與半導體襯底100絕緣隔離，金屬柵極103兩側的半導體襯底100中分別形成源/漏區(未圖示)，第一導電接觸結構105與金屬柵極103一側的源/漏區電性連接，第二導電接觸結構106與金屬柵極103另一側的源/漏區電性連接。由于電流在源區(即金屬柵極103一側的源/漏區)與漏區(位于金屬柵極103的另一側的源/漏區)之間需要繞路地沿著所述柵極溝槽的U形結構流過，因此實際有效的溝道長度變長，這就縮小了各個存儲單元中BCAT晶體管所占的面積，同時可以抑制短溝道效應。

現有的動態隨機存取存儲器中，上述的金屬柵極103在柵極溝槽中的填充厚度較大，例如占所述柵極溝槽的深度的5/13以上，甚至超過柵極溝槽的深度的一半以上，這雖然能夠使得溝道的長度變大，但是也同時造成柵極電阻增大，器件電流減小，不利于器件性能的提高。

鑒于此，有必要設計一種新的半導體柵極結構及其制備方法，用以解決上述問題。

發明內容

本發明的目的在于提供一種半導體柵極結構及其制備方法，能夠降低柵極電阻，增大器件電路，以提高器件性能。

為解決上述技術問題，本發明提供一種半導體柵極結構，包括：

具有柵極溝槽的半導體襯底；以及，

金屬柵極，填充于所述柵極溝槽中，且所述金屬柵極的填充厚度為所述柵極溝槽的深度的1/7～2/5。

可選地，所述半導體柵極結構還包括柵介質層和柵極隔離層，所述柵介質層形成于所述柵極溝槽的側壁和底壁上，所述柵極隔離層填充于具有所述柵介質層的所述柵極溝槽中，并將所述金屬柵極掩埋在內。

可選地，所述半導體柵極結構還包括第一金屬阻擋層，所述第一金屬阻擋層形成于所述柵介質層和所述金屬柵極之間，所述第一金屬阻擋層包圍在所述金屬柵極的底壁和側壁上，且暴露出所述金屬柵極上方的所述柵介質層表面。

可選地，所述半導體柵極結構還包括第一金屬阻擋層，所述第一金屬阻擋層形成于所述柵介質層和所述金屬柵極之間，所述第一金屬阻擋層包圍所述金屬柵極的底壁和側壁，且并覆蓋所述金屬柵極上方的所述柵介質層表面。