[發(fā)明專利]半導體封裝

在審

• 申請?zhí)枺?/td>: 201910072644.4
• 申請日: 2019-01-25
• 公開（公告）號: CN110190050A
• 公開（公告）日: 2019-08-30
• 發(fā)明（設計）人: 宋垠錫;金燦景;黃泰周
• 申請（專利權）人: 三星電子株式會社
• 主分類號: H01L25/18
• 分類號: H01L25/18;H01L23/538;H01L23/49
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 潘軍

提供了一種半導體封裝。半導體封裝包括：存儲器子封裝，包括第一連接層以及設置在第一連接層上的多個存儲器芯片；邏輯子封裝，包括第二連接層、設置在第二連接層上的控制器芯片、以及連接到所述控制器芯片和多個存儲器芯片的緩沖器芯片；以及多個封裝間連接構件，每個封裝間連接構件連接存儲器子封裝和所述邏輯子封裝，其中，緩沖器芯片經由每個具有第一數(shù)據(jù)傳輸速率的多個第一數(shù)據(jù)傳輸線連接到多個存儲器芯片，緩沖器芯片經由每個具有第二數(shù)據(jù)傳輸速率的多個第二數(shù)據(jù)傳輸線連接到控制器芯片，并且第一數(shù)據(jù)傳輸速率小于第二數(shù)據(jù)傳輸速率。半導體封裝具有高存儲器帶寬和信號完整性。

相關申請的交叉引用

本申請要求于2018年2月22日在韓國知識產權局提交的韓國專利申請No.10-2018-0021200的優(yōu)先權，其公開內容通過引用整體并入本文中。

技術領域

本發(fā)明構思涉及半導體封裝，并且更具體地，涉及封裝上封裝(PoP)類型的半導體封裝。

背景技術

對能夠實現(xiàn)具有高存儲器帶寬的系統(tǒng)的半導體封裝的需求不斷增長。存儲器帶寬與數(shù)據(jù)傳輸速率以及數(shù)據(jù)傳輸線的數(shù)量成正比。為了增加存儲器帶寬，可以增加存儲器操作速度或數(shù)據(jù)傳輸線的數(shù)量。然而，開發(fā)具有改進的操作速度的新存儲器芯片可能在制造過程中具有困難，并且可能花費大量時間和成本。另外，增加數(shù)據(jù)傳輸線的數(shù)量可能增加半導體芯片的數(shù)據(jù)傳輸引腳的數(shù)量，并且可能增加半導體芯片的平面面積。

發(fā)明內容

本發(fā)明構思提供了一種具有高存儲器帶寬的半導體封裝。

根據(jù)本發(fā)明構思的一個方面，提出了一種半導體封裝，包括：存儲器子封裝，包括第一連接層以及設置在第一連接層上的多個存儲器芯片；邏輯子封裝，包括第二連接層、設置在第二連接層上的控制器芯片、以及連接到所述控制器芯片和多個存儲器芯片的緩沖器芯片；以及多個封裝間連接構件，每個封裝間連接構件連接所述存儲器子封裝和所述邏輯子封裝，其中，緩沖器芯片經由每個具有第一數(shù)據(jù)傳輸速率的多個第一數(shù)據(jù)傳輸線連接到多個存儲器芯片，緩沖器芯片經由每個具有第二數(shù)據(jù)傳輸速率的多個第二數(shù)據(jù)傳輸線連接到控制器芯片，并且第一數(shù)據(jù)傳輸速率小于第二數(shù)據(jù)傳輸速率。

根據(jù)本發(fā)明構思的另一方面，提供了一種半導體封裝，包括：第一連接層，包括第一絕緣層和多個第一導電圖案；第二連接層，設置在所述第一連接層下方，第二連接層包括第二絕緣層和第二導電圖案；第三連接層，設置在所述第一連接層和所述第二連接層之間，所述第三連接層包括第三絕緣層和多個第三導電圖案；多個封裝間連接構件，每個封裝間連接構件連接所述第三連接層和所述第一連接層；多個層間連接構件，每個層間連接構件在第三連接層和第二連接層之間延伸；第一連接層上方的多個存儲器芯片；第二連接層上方的控制器芯片；以及第三連接層上方的緩沖器芯片，其中，緩沖器芯片經由每個具有第一數(shù)據(jù)傳輸速率的多個第一數(shù)據(jù)傳輸線連接到多個存儲器芯片，緩沖器芯片經由每個具有第二數(shù)據(jù)傳輸速率的多個第二數(shù)據(jù)傳輸線連接到控制器芯片，并且第一數(shù)據(jù)傳輸速率小于第二數(shù)據(jù)傳輸速率。

根據(jù)本發(fā)明構思的又一方面，提供了一種半導體封裝，包括：存儲器子封裝，包括第一連接層以及設置在第一連接層上的多個存儲器芯片；邏輯子封裝，包括第二連接層、第二連接層上方的控制器芯片、以及連接到控制器芯片和存儲器子封裝的第一緩沖器芯片和第二緩沖器芯片；多個封裝間連接構件，每個封裝間連接構件連接存儲器子封裝和邏輯子封裝；以及多個外部連接構件，設置在第二連接層下方，其中，第一緩沖器芯片與存儲器子封裝之間的第一數(shù)據(jù)傳輸線的數(shù)量大于第一緩沖器芯片與控制器芯片之間的第二數(shù)據(jù)傳輸線的數(shù)量，并且第二緩沖器芯片與存儲器子封裝之間的第三數(shù)據(jù)傳輸線的數(shù)量大于第二緩沖器芯片與控制器芯片之間的第四數(shù)據(jù)傳輸線的數(shù)量。

附圖說明

根據(jù)以下結合附圖進行的詳細描述，將更清楚地理解本發(fā)明構思的實施例，在附圖中：

圖1是示出了根據(jù)示例性實施例的半導體封裝的框圖；