[發明專利]鎢膜的成膜方法和成膜系統

有效

• 申請號: 201910043244.0
• 申請日: 2019-01-17
• 公開（公告）號: CN110055511B
• 公開（公告）日: 2021-10-22
• 發明（設計）人: 鮫島崇;前川浩治;山口克昌
• 申請（專利權）人: 東京毅力科創株式會社
• 主分類號: C23C16/12
• 分類號: C23C16/12;C23C16/14;C23C16/34;C23C16/455;C23C16/02
• 代理公司: 北京林達劉知識產權代理事務所(普通合伙) 11277
• 代理人: 劉新宇;李茂家

本發明提供一種鎢膜的成膜方法和成膜系統。在薄膜化了的情況下也謀求鎢膜的低電阻化。一種鎢膜的成膜方法，將在表面形成有TiN膜的基板配置于處理容器內，在減壓氣氛下對基板進行加熱，同時在基板的表面對鎢膜進行成膜，其中，該鎢膜的成膜方法具有在基板對含鋁材料的第1膜進行成膜的工序和在第1膜之上對鎢膜進行成膜的工序。

技術領域

本發明的各種方面和實施方式涉及鎢膜的成膜方法和成膜系統。

背景技術

在制造LSI之際，鎢被廣泛應用于與MOSFET柵極、源極、漏極之間的觸點、存儲器的字線等。在多層配線工序中主要使用銅配線。不過，銅的耐熱性欠佳，另外，易于擴散。因此，在要求耐熱性的部分、在擔心由銅的擴散導致的電特性的劣化的部分等使用鎢。

鎢的成膜處理以前使用了物理蒸鍍(PVD)法。不過，PVD法難以應對要求較高的包覆率(階梯覆蓋率)的部分。因此，鎢的成膜處理使用階梯覆蓋率良好的化學蒸鍍(CVD)法。

在利用CVD法對鎢膜進行成膜之際，出于與硅層之間的密合性、反應抑制的觀點考慮，使用了如下方法：在硅層之上形成TiN膜來作為阻擋層，在TiN膜之上對鎢膜進行成膜(例如專利文獻1)。另外，在上述專利文獻1中，在基于上述反應的鎢膜的主成膜之前，以鎢易于均勻地成膜的方式進行核生成(Nucleation：成核)工序。

現有技術文獻

專利文獻

專利文獻1：日本特開2013-213274號公報

發明內容

發明要解決的問題

然而，通過核生成工序生成的鎢的膜(以下，也稱為“Nucleation膜”)成為高電阻。因此，在使鎢膜整體薄膜化的情況下，由于Nucleation膜部分的影響，鎢膜成為高電阻。

LSI的配線被微細化，要求配線的低電阻化。在例如3D NAND閃存等三維層疊半導體存儲器中，鎢膜被成膜為字線，但由于微細化，要求鎢膜的進一步的低電阻化。

用于解決問題的方案

所公開的鎢膜的成膜方法在1個實施形態中是如下鎢膜的成膜方法：將在表面形成有TiN膜的基板配置于處理容器內，在減壓氣氛下對所述基板進行加熱，同時在基板的表面對鎢膜進行成膜，其中，該鎢膜的成膜方法具有在基板對含鋁材料的第1膜進行成膜的工序和在第1膜之上對鎢膜進行成膜的工序。

發明的效果

根據所公開的鎢膜的成膜方法的1個實施方式，在薄膜化了的情況下，也能夠謀求鎢膜的低電阻化。

附圖說明

圖1是表示實施方式的成膜系統的整體的概略結構的一個例子的圖。

圖2是實施方式的第1成膜裝置的概略剖視圖。

圖3是實施方式的第2成膜裝置的概略剖視圖。

圖4是表示實施方式的成膜方法的各工序的流程的流程圖。

圖5是示意性地表示實施方式的成膜方法的各工序中的晶圓的狀態的剖視圖。

圖6是表示實施方式的對AlN膜進行成膜之際的氣體供給序列的圖。

圖7是表示實施方式的對鎢膜進行成膜之際的氣體供給序列的圖。

圖8是表示本實施方式的晶圓的層結構的一個例子的圖。

圖9是表示比較例的晶圓的層結構的一個例子的圖。