[發明專利]用于消除峰值電流的PWM輸出驅動IO電路

有效

• 申請號: 201910023355.5
• 申請日: 2019-01-10
• 公開（公告）號: CN109743044B
• 公開（公告）日: 2023-05-23
• 發明（設計）人: 請求不公布姓名
• 申請（專利權）人: 蘇州睿晟芯微電子科技有限公司
• 主分類號: H03K5/04
• 分類號: H03K5/04;H03K19/003
• 代理公司: 南京利豐知識產權代理事務所(特殊普通合伙) 32256
• 代理人: 王鋒

1.一種用于消除峰值電流的PWM輸出驅動IO電路，其特征在于，所述IO電路包括：

第四PMOS管和第七NMOS管，所述第四PMOS管連接于電路電源電壓VDD和IO接口之間，第七NMOS管連接于電路地電位VSS和IO接口之間；

第一柵極驅動單元，用于驅動第四PMOS管的柵極信號PG，所述第一柵極驅動單元包括連接于電路電源電壓VDD和電路地電位VSS之間的若干PMOS管和NMOS管；

第二柵極驅動單元，用于驅動第七NMOS管的柵極信號NG，所述第二柵極驅動單元包括連接于電路電源電壓VDD和電路地電位VSS之間的若干PMOS管和NMOS管；

所述第一柵極驅動單元包括依次連接于電路電源電壓VDD和電路地電位VSS之間的第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第三NMOS管以及與第一PMOS管和第二PMOS管并聯設置的第三PMOS管；

所述第一柵極驅動單元中：

第一PMOS管的柵極用于接收輸入信號DATAH，源極與電路電源電壓VDD相連，漏極與第二PMOS管相連；

第二PMOS管的柵極用于接收使能信號ENB，源極與第一PMOS管相連，漏極與第一NMOS管相連；

第一NMOS管的柵極用于接收使能信號EN，漏極與第二PMOS管相連，源極與第二NMOS管相連；

第二NMOS管的柵極用于接收輸入信號DATAH，漏極與第二NMOS管相連，源極與第三NMOS管相連；

第三NMOS管的柵極用于接收電壓信號NBIAS，漏極與第二NMOS管相連，源極與電路地電位VSS相連；

第三PMOS管的柵極用于接收使能信號EN，源極與電路電源電壓VDD相連，漏極與第二PMOS管的漏極及第四PMOS管的柵極相連；

所述第二柵極驅動單元包括依次連接于電路電源電壓VDD和電路地電位VSS之間的第五PMOS管、第六PMOS管、第七PMOS管、第四NMOS管、第五NMOS管以及與第四NMOS管和第五NMOS管并聯設置的第六NMOS管；

所述第二柵極驅動單元中：

第五PMOS管的柵極用于接收電壓信號PBIAS，源極與電路電源電壓VDD相連，漏極與第六PMOS管相連；

第六PMOS管的柵極用于接收輸入信號DATAH，源極與第五PMOS管相連，漏極與第一NMOS管相連；

第七PMOS管的柵極用于接收使能信號ENB，源極與第六PMOS管相連，漏極與第四NMOS管相連；

第四NMOS管的柵極用于接收使能信號EN，漏極與第七PMOS管相連，源極與第五NMOS管相連；

第五NMOS管的柵極用于接收輸入信號DATAH，漏極與第四NMOS管相連，源極與電路地電位VSS相連；

第六NMOS管的柵極用于接收使能信號ENB，源極與電路地電位VSS相連，漏極與第四NMOS管的漏極及第七NMOS管的柵極相連。

2.根據權利要求1所述的用于消除峰值電流的PWM輸出驅動IO電路，其特征在于，所述第四PMOS管的柵極與第一柵極驅動單元相連，源極與電路電源電壓VDD相連，漏極與IO接口相連；所述第七NMOS管的柵極與第二柵極驅動單元相連，源極與電路地電位VSS，漏極與IO接口相連。

3.根據權利要求1所述的用于消除峰值電流的PWM輸出驅動IO電路，其特征在于，所述IO電路中：

所述第二PMOS管、第一NMOS管及第三PMOS管用于驅動第四PMOS管的柵極信號PG，當使能信號EN為VDD、ENB為VSS時，柵極信號PG將根據輸入信號DATAH變化；否則柵極信號PG將被拉至VDD，第四PMOS管截止；

第一PMOS管及第二NMOS管用于接收輸入信號DATAH，當DATAH為VDD時，第一PMOS管截止、第二NMOS管導通；當DATAH為VSS時，第一PMOS管導通、第二NMOS管截止；

第三NMOS管用于鏡像外部偏置電流。