[發明專利]一種測試結構、半導體器件

有效

• 申請號: 201910016020.0
• 申請日: 2019-01-08
• 公開（公告）號: CN109727956B
• 公開（公告）日: 2020-11-13
• 發明（設計）人: 楊盛瑋;韓坤
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H01L23/544
• 分類號: H01L23/544;H01L27/092;G01R31/00
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 趙秀芹;王寶筠

1.一種測試結構，用于測量CMOS晶體管的柵極側面的介電材料的可靠性，其特征在于，包括：

襯底，具有隔離結構；

測試柵極，位于所述隔離結構之上；

覆蓋所述襯底以及測試柵極的介電材料層；

位于所述介電材料層內的第一測試端和第二測試端；

所述第一測試端位于所述測試柵極之上并與所述測試柵極電連接；

所述第二測試端位于所述測試柵極周圍的所述隔離結構之上，且一端與所述隔離結構接觸；

所述第一測試端包括：第一導電插塞和第一金屬互連線，和所述第二測試端包括：第二導電插塞、第二金屬互連線和測試墊；

所述第一金屬互連線與第二金屬互連線之間的距離大于所述CMOS晶體管的柵極與源/漏極之間的距離。

2.如權利要求1所述的測試結構，其特征在于，所述第一導電插塞位于所述測試柵極之上，并且所述第一導電插塞的一端與所述測試柵極電連接，所述第一導電插塞的另一端與所述第一金屬互連線電連接；

和/或，

所述第二導電插塞位于所述測試柵極周圍，并且所述第二導電插塞的一端與所述隔離結構接觸連接，所述第二導電插塞的另一端與所述第二金屬互連線的一端電連接；所述測試墊與所述第二金屬互連線的另一端電連接。

3.如權利要求1所述的測試結構，其特征在于，所述第一金屬互連線與第二金屬互連線之間的距離大于所述CMOS晶體管的柵極與源/漏極之間的距離的2倍。

4.如權利要求2所述的測試結構，其特征在于，所述第二導電插塞在所述測試柵極的長度方向上位于所述測試柵極的一側；和/或，所述第二導電插塞在所述測試柵極的寬度方向上位于所述測試柵極的一側。

5.如權利要求4所述的測試結構，其特征在于，沿所述測試柵極的長度方向位于所述測試柵極一側的所述第二導電插塞與所述測試柵極之間的距離等于或大于所述CMOS晶體管的柵極與源/漏極之間的距離。

6.如權利要求4所述的測試結構，其特征在于，沿所述測試柵極的寬度方向位于所述測試柵極一側的所述第二導電插塞與第一導電插塞位于同一條直線上。

7.如權利要求1至6任一項所述的測試結構，其特征在于，所述隔離結構為淺溝槽隔離結構。

8.如權利要求1至6任一項所述的測試結構，其特征在于，所述測試柵極的周圍覆蓋有側墻，所述介電材料層覆蓋所述側墻。

9.一種半導體器件，其特征在于，包括權利要求1至8任一項所述的測試結構。

10.如權利要求9所述的半導體器件，其特征在于，所述半導體器件還包括位于所述襯底上的所述CMOS晶體管。

11.如權利要求10所述的半導體器件，其特征在于，所述CMOS晶體管的柵極與所述測試柵極相互獨立設置；或者，所述CMOS晶體管的柵極的一部分延伸至所述隔離結構之上以作為所述測試柵極。

12.如權利要求10所述的半導體器件，其特征在于，所述半導體器件還包括后道工序測試結構，所述后道工序測試結構包括與所述CMOS晶體管電連接的測試盤，所述測試盤與所述測試墊共用。