[發明專利]用于在襯底的表面上沉積半導體結構的方法及相關半導體結構

在審

• 申請號: 201910001386.0
• 申請日: 2019-01-02
• 公開（公告）號: CN110112052A
• 公開（公告）日: 2019-08-09
• 發明（設計）人: D·科恩;N·巴爾加瓦;J·托勒;V·迪考斯塔
• 申請（專利權）人: ASMIP控股有限公司
• 主分類號: H01L21/02
• 分類號: H01L21/02;H01L29/06
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 沙永生;樂洪詠

公開了一種用于在襯底的表面上沉積半導體結構的方法。所述方法可以包括：在所述襯底的表面上方沉積第一IVA族半導體層；使所述第一IVA族半導體層的暴露表面與包括第一氯化物氣體的第一氣體接觸；以及在所述第一IVA族半導體層的表面上方沉積第二IVA族半導體層。還公開了相關半導體結構。

技術領域

本公開大體上涉及用于在襯底的表面上沉積半導體結構的方法，且具體地，涉及用于沉積包括具有薄界面層的IVA族半導體層的半導體結構的方法。本公開還大體上涉及半導體結構，且具體地，涉及包括具有薄界面層的相鄰IVA族半導體層的半導體結構。

背景技術

如互補金屬氧化物半導體(CMOS)裝置等半導體裝置結構的微縮化已帶來集成電路速度和密度的顯著改善。然而，常規的裝置微縮化面臨著未來技術節點的巨大挑戰。

隨著半導體裝置繼續微縮并且半導體裝置層變得越來越薄，界面層(也稱為設置在兩個相鄰半導體層之間的界面區域)在半導體裝置制造/集成以及在半導體裝置性能方面可能變得越來越重要。例如，包括納米線結構的下一代半導體裝置的關鍵特征是不同組成的相鄰半導體層之間的界面的組成突變。因此，需要用于控制設置在具有不同組成的兩個半導體層之間的界面層的方法以及包括具有期望特性的界面層的半導體結構。

發明內容

根據本公開的至少一個實施例，公開了一種用于在襯底的表面上沉積半導體結構的方法。所述方法可以包括：在襯底的表面上方沉積第一IVA族半導體層；使第一IVA族半導體層的暴露表面與包括第一氯化物氣體的第一氣體接觸；以及在第一IVA族半導體層的表面上方沉積第二IVA族半導體層。

本發明的實施例還可以提供半導體結構，所述半導體結構包括：硅襯底；設置在硅襯底的表面上方的第一硅鍺(Si_1-xGe_x)層；設置在第一硅鍺(Si_1-xGe_x)層上方的第一硅層；以及直接設置在第一硅鍺(Si_1-xGe_x)層與第一硅層之間的第一界面層；其中所述界面層的厚度小于15埃。

出于概述本發明以及所實現的優于現有技術的優勢的目的，上文中描述了本發明的某些目的和優勢。當然，應理解，未必所有此類目標或優勢都可以根據本發明的任一特定實施例來實現。因此，例如，本領域的技術人員將認識到，本發明可以按實現或優化如本文中所教示或建議的一種優勢或一組優勢，但不一定實現如本文中可能教示或建議的其它目的或優勢的方式來實施或進行。

所有這些實施例都意欲在本文中所公開的本發明的范圍內。本領域的技術人員從以下參照附圖的某些實施例的詳細描述將對這些和其它實施例顯而易見，本發明不限于所公開的任何特定實施例。

附圖說明

盡管本說明書以明確地指出并且明顯地要求被視為本發明實施例的部分的權利要求結束，但是當結合附圖閱讀時，可以從本公開實施例的某些實例的描述中更容易地確定本公開實施例的優勢，在附圖中：

圖1示出通過現有技術方法沉積的半導體結構的截面透射電子顯微鏡圖像；

圖2示出工藝流程圖，所述工藝流程圖示出根據本公開實施例的示例性方法；

圖3A-3E示出根據本公開實施例的示例性工藝流程期間形成的半導體結構的截面示意圖；

圖4示出根據本公開實施例沉積的半導體結構的截面透射電子顯微鏡圖像。

將了解，圖中的元件僅為簡單及清晰起見而進行說明，且未必是按比例繪制。例如，圖中的一些元件的尺寸可能相對于其它元件夸大，以有助于改進對本公開所示實施例的理解。

具體實施方式