[發明專利]動態L2P高速緩存

有效

• 申請號: 201880078171.2
• 申請日: 2018-10-09
• 公開（公告）號: CN111433753B
• 公開（公告）日: 2021-11-05
• 發明（設計）人: S·A·瓊
• 申請（專利權）人: 美光科技公司
• 主分類號: G06F12/0871
• 分類號: G06F12/0871;G06F3/06
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 王龍

在一些實例中揭示響應于所觀察的操作狀況動態地調整存儲器裝置中的L2P高速緩存的大小的方法、系統及機器可讀媒體。所述L2P高速緩存可從例如讀取或寫入緩沖器的施體存儲器位置借用存儲器空間。例如，如果所述系統注意到大量讀取請求，那么所述系統可以所述寫入緩沖器(其可被減小)為代價來增加所述L2P高速緩存的所述大小。同樣地，如果所述系統注意到大量寫入請求，那么所述系統可以所述讀取緩沖器(其可被減小)為代價來增加所述L2P高速緩存的所述大小。

優先權申請案

本申請案主張2017年10月30日申請的序列號為15/797,812號美國申請案的優先權權益，所述美國申請案以其全文引用方式并入本文中。

背景技術

存儲器裝置通常提供為計算機或其它電子裝置中的內部半導體集成電路。存在數個不同類型的存儲器，包含易失性存儲器及非易失性存儲器。

易失性存儲器需要電力來維持其數據，且包含隨機存取存儲器(RAM)、動態隨機存取存儲器(DRAM)或同步動態隨機存取存儲器(SDRAM)等。

非易失性存儲器可在未供電時留存存儲數據，且包含快閃存儲器、只讀存儲器(ROM)、電可擦除可編程ROM(EEPROM)、靜態RAM(SRAM)、可擦除可編程ROM(EPROM)、電阻可變存儲器(例如相變隨機存取存儲器(PCRAM))、電阻性隨機存取存儲器(RRAM)、磁阻性隨機存取存儲器(MRAM)或3D XPoint^TM存儲器等。

快閃存儲器作為非易失性存儲器用于廣泛范圍的電子應用。快閃存儲器裝置通常包含允許高存儲器密度、高可靠性及低電力消耗的單晶體管、浮動柵極或電荷俘獲存儲器單元的一或多個群組。

兩種常見類型的快閃存儲器陣列架構包含以每一者的基本存儲器單元配置布置成的邏輯形式命名的NAND及NOR架構。存儲器陣列的存儲器單元通常布置成矩陣。在實例中，陣列的行中的每一浮動柵極存儲器單元的柵極耦合到存取線(例如，字線)。在NOR架構中，陣列的列中的每一存儲器單元的漏極耦合到數據線(例如，位線)。在NAND架構中，陣列的串中的每一存儲器單元的漏極串聯、源極到漏極耦合在一起，耦合于源極線與位線之間。

NOR及NAND架構半導體存儲器陣列兩者憑借通過選擇耦合到特定存儲器單元的柵極的字線而激活特定存儲器單元的解碼器來存取。在NOR架構半導體存儲器陣列中，一旦經激活，所選擇的存儲器單元便可將其數據值放置于位線上，從而取決于編程特定單元的狀態而引起不同電流流動。在NAND架構半導體存儲器陣列中，高偏壓電壓經施加于漏極側選擇柵極(SGD)線。耦合到每一群組的未經選擇的存儲器單元的柵極的字線以指定通過電壓(例如，Vpass)驅動以將每一群組的所述未經選擇的存儲器單元作為傳遞晶體管操作(例如，以不受其存儲的數據值限制的方式傳遞電流)。電流接著通過僅由每一群組的所選擇的存儲器單元限制的每一串聯耦合群組而從源極線流動到位線，以將所選擇的存儲器單元的經電流編碼數據值放置于位線上。

NOR或NAND架構半導體存儲器陣列中的每一快閃存儲器單元可經個別或共同地編程到一個或數個編程狀態。例如，單電平單元(SLC)可表示兩個編程狀態(例如，1或0)中的一者(表示一個數據位)。

然而，快閃存儲器單元也可表示兩個以上編程狀態中的一者，從而允許在不增加存儲器單元的數目的情況下制造較高密度存儲器，因為每一單元可表示一個以上二進制數(例如，一個以上位)。此類單元可被稱為多狀態存儲器單元、多數字單元或多電平單元(MLC)。在某些實例中，MLC可指代每單元可存儲兩個數據位(例如，四個編程狀態中的一者)的存儲器單元，三電平單元(TLC)可指代每單元可存儲三個數據位(例如，八個編程狀態中的一者)的存儲器單元，且四電平單元(QLC)可每單元存儲四個數據位。MLC在本文中以其更廣泛上下文使用以可指代每單元可存儲一個以上數據位(即，可表示兩個以上編程狀態)的任何存儲器單元。