[發明專利]阻抗元件的校正電路

無效

• 申請號: 200710154042.0
• 申請日: 2007-09-13
• 公開（公告）號: CN101145769A
• 公開（公告）日: 2008-03-19
• 發明（設計）人: 饒哲源
• 申請（專利權）人: 聯發科技股份有限公司
• 主分類號: H03H11/30
• 分類號: H03H11/30
• 代理公司: 北京三友知識產權代理有限公司
• 代理人: 任默聞

技本領域

本發明與高速收發器(transceiver)有關，特別關于用以校正高速收發器的終端阻抗(termination?impedance)的電路。

背景技術

如何防止信號反射是與高速收發器的設計息息相關的重要議題。當一收發器連接至一傳輸線，為了達到阻抗匹配并降低信號反射，設計者必須令所述的收發器的輸出/輸入阻抗大致等于所述的傳輸線的特征阻抗。更明確地說，當所述的收發器作為一傳輸器(transmitter)時，所述的收發器的輸出阻抗應等于所述的傳輸線的特征阻抗；當所述的收發器作為一接收器(receiver)時，所述的收發器的終端阻抗應等于所述的傳輸線的特征阻抗。

在集成電路芯片中，幾乎所有晶體管及被動電阻的電阻值或多或少都會隨著制造工藝、操作電壓、溫度等因素變動。當一收發器的輸出/輸入阻抗因上述因素變化時，即可能造成阻抗不匹配的現象。因此，適度校正芯片內部由晶體管及/或被動電阻組成的阻抗是必要的。

請參閱圖1，圖1為第6,157,206號美國專利所提出的校正電路的示意圖。此圖繪示一集成電路100的一部份。一參考終端元件106耦合至一端點110。一電阻120耦合于端點110和集成電路100外部的接地點之間，并且通常為一精密電阻(舉例而言，誤差小于+/-1％)。參考終端元件106與電阻120串聯后形成一分壓器(voltage?divider)。一比較器104具有兩輸入端與一輸出端。比較器104的兩輸入端分別耦合至端點110與一參考電壓源(V_REF)。V_REF大致等于集成電路100的電壓供應源的電壓的一半。比較器104用以比較V_REF與所述的分壓器于端點110形成的分壓。比較器104的輸出端則耦合至一控制器102。控制器102可根據比較器104的輸出信號調整參考終端元件106。如果比較器104的輸出信號顯示端點110的電壓高于V_REF，則控制器102會產生一相對應的輸出，令參考終端元件106的阻抗值增加，以降低端點110的電壓。相對地，如果比較器104的輸出信號顯示端點110的電壓低于V_REF，控制器102會產生另一輸出，令參考終端元件106的阻抗值減少，以提高端點110的電壓。借由這樣的反饋機制，參考終端元件106的阻抗值可被調整為大致等于電阻120的阻抗值。

控制終端元件108與參考終端元件106大致相同，并且為一輸入緩沖器112的終端阻抗。在上述的反饋機制趨于穩定后，控制器102會將用以調整參考終端元件106的控制信號提供給控制終端元件108。由于控制終端元件108與參考終端元件106相同，控制終端元件108還可被調整為大致匹配于電阻120，借此達成校正控制終端元件108的效果。一般而言，上述的校正過程持續進行，并且不影響其他電路(例如輸入緩沖器112)的運作。

圖1以校正上拉式(pull-up)的終端元件為例。于實際應用中，此校正方法還可用以校正下拉式(pull-down)的終端元件。由于上拉晶體管(pull-uptransistor)及下拉晶體管(pull-down?transistor)的導電性(conductance)不同，兩者的尺寸也有差異，這兩種晶體管通常需要不同的校正信號。此外，一集成電路芯片可能包含復數個區塊(section)，每個區塊又可能需要不同的輸出/輸入阻抗。假設某一區塊的輸出阻抗同時包含上拉及下拉晶體管，則校正所述的區塊的輸出阻抗至少需要兩個校正接腳和兩個外接電阻。若所述的區塊的輸入阻抗還同時包含上拉及下拉晶體管，則校正所述的區塊的輸入阻抗還需要增加兩個校正接腳和兩個外接電阻。

因此，根據圖1所示的校正程序，校正集成電路芯片中某一區塊的輸出/輸入阻抗至少需要四個校正接腳和四個外接電阻。在現有技術中，對包含多組收發器的芯片而言，為了要針對制造工藝、電壓、溫度等變異進行阻抗校正以達到良好的信號品質，勢必得耗費許多的校正接腳和芯片面積。除了耗費芯片本身的資源之外，每一個與所述的芯片搭配的電路板上還需要許多搭配校正電路的外接電阻。

顯然，此領域需要發展可減少校正接腳和芯片電阻的數量的技術。此外，如何減少校正電路占用的芯片面積又不降低高速信號品質也為當務之急。

發明內容

為解決上述問題，本發明提供用以校正阻抗元件的電路及方法。根據本發明，校正一集成電路中的所有收發器的輸出/輸入阻抗僅需一校正接腳與一外接電阻。