[發明專利]用于減少淺溝槽隔離中的錐體形成的選擇性蝕刻

在審

• 申請號: 201880070450.4
• 申請日: 2018-12-12
• 公開（公告）號: CN111295742A
• 公開（公告）日: 2020-06-16
• 發明（設計）人: K·H·R·基爾姆澤;J·P·戴維斯
• 申請（專利權）人: 德州儀器公司
• 主分類號: H01L21/762
• 分類號: H01L21/762
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 林斯凱

為了制造在淺溝槽形成期間減少或最小化溝槽錐體的數量的淺溝槽隔離結構，單獨的蝕刻步驟蝕刻特征尺寸小的淺溝槽和特征尺寸大的淺溝槽。例如，利用第一蝕刻參數在襯底的第一區域中蝕刻第一淺溝槽(316)，并且利用不同于所述第一蝕刻參數的第二蝕刻參數在襯底的第二區域中蝕刻第二淺溝槽(326)。所述蝕刻參數可以包含硅與有助于錐體形成的蝕刻延緩劑的蝕刻選擇性比率。由于所述單獨的蝕刻步驟(316，326)，所述第一淺溝槽與所述第二淺溝槽之間的側壁斜率偏差可以處于幾度內。

背景技術

淺溝槽隔離(STI)結構通常用于半導體裝置，以在晶體管之間提供電隔離。STI結構的制造工藝可能產生如溝槽錐體等外觀缺陷，所述缺陷通常不會影響STI結構的電隔離能力。隨著近年來對高壓裝置的需求劇增，STI結構已經被集成以形成高壓裝置，其中STI結構可以調整為上部導電板與下部襯底之間的高壓屏障。在某些配置中，溝槽錐體可以改變STI結構的平均厚度，這可能影響集成裝置的高壓性能。

發明內容

所描述的技術制造在淺溝槽形成期間減少或最小化溝槽錐體的數量的淺溝槽隔離結構。所描述的技術引入了用于蝕刻特征尺寸小的淺溝槽和用于蝕刻特征尺寸大的淺溝槽的單獨的蝕刻步驟。在一個實施方案中，例如，所描述的技術涉及利用第一蝕刻參數在襯底的第一區域中蝕刻第一淺溝槽并且利用不同于所述第一蝕刻參數的第二蝕刻參數在襯底的第二區域中蝕刻第二淺溝槽。所述蝕刻參數可以包含硅與有助于錐體形成的蝕刻延緩劑的蝕刻選擇性比率。所述蝕刻參數還可以包含相應淺溝槽的特征尺寸和溝槽密度。此外，所述蝕刻參數可以進一步包含用于控制等離子體各向異性蝕刻的偏置功率。由于所述單獨的蝕刻步驟，所描述的技術允許所述第一淺溝槽與所述第二淺溝槽之間的側壁斜率偏差處于15度內。

附圖說明

圖1A示出了根據示例實施例的一方面的集成電路的俯視圖。

圖1B示出了根據示例實施例的一方面的集成電路的第一區域的橫截面視圖。

圖1C示出了根據示例實施例的一方面的集成電路的第二區域的橫截面視圖。

圖2A-2B示出了在溝槽形成工藝期間集成電路的局部橫截面視圖。

圖3示出了根據示例實施例的一方面的部署單獨的蝕刻步驟以形成第一淺溝槽和第二淺溝槽的方法的流程圖。

圖4A-4E示出了在實施如圖3所示的方法的制造工藝期間集成電路的局部橫截面視圖。

具體實施方式

各附圖中的相似參考符號指示相似元件。附圖未按比例繪制。

圖1A示出了根據示例實施例的一方面的集成電路(IC)100的俯視圖。為了形成不同類型的淺溝槽，IC 100可以被分為第一區域102和第二區域104。圖1B示出了第一區域102的橫截面視圖，而圖1C示出了第二區域104的橫截面視圖。如圖1B和1C中的每個圖所示，IC100包含半導體襯底110，所述半導體襯底可以是體硅襯底、絕緣體上硅(SOI)襯底和/或其上開發有一或多個外延層的硅襯底。

半導體襯底110還可以被分為第一區域102和第二區域104。盡管圖1A-1C示出了第一區域102是特有的并且遠離第二區域104，但是這兩個區域102和104可以彼此交錯。通常，在第一區域102內定位第一隔離結構120，而在第二區域104內定位第二隔離結構140。第一區域102的組件密度(例如，每平方微米的有源組件和無源組件的數量)可以高于第二區域104的組件密度。

如圖1B所示，第一隔離結構120沿著半導體襯底110的頂表面定位。第一隔離結構120中的每個隔離結構包含填充有第一溝槽電介質124的第一淺溝槽122。第一溝槽電介質124可以包含二氧化硅或其它合適的介電材料。第一溝槽電介質124可以與半導體襯底110頂部上的介電層130一起沉積或單獨沉積。