[發(fā)明專(zhuān)利]低等待時(shí)間自適應(yīng)計(jì)時(shí)

在審

• 申請(qǐng)?zhí)枺?/td>: 201880054543.8
• 申請(qǐng)日: 2018-09-06
• 公開(kāi)（公告）號(hào): CN111034050A
• 公開(kāi)（公告）日: 2020-04-17
• 發(fā)明（設(shè)計(jì)）人: P·莫薩利坎特;N·庫(kù)爾德
• 申請(qǐng)（專(zhuān)利權(quán)）人: 英特爾公司
• 主分類(lèi)號(hào): H03L7/081
• 分類(lèi)號(hào): H03L7/081;G06F1/10;H03L7/089
• 代理公司: 上海專(zhuān)利商標(biāo)事務(wù)所有限公司 31100
• 代理人: 黃嵩泉;何焜

提供了一種用于低等待時(shí)間自適應(yīng)計(jì)時(shí)的裝置，該裝置包括：第一功率供給軌，用于提供第一功率；第二功率供給軌，用于提供第二功率；第三功率供給軌，用于提供第三功率；分壓器，耦合至第一功率供給軌、第二功率供給軌以及第三功率供給軌；偏置生成器，耦合至分壓器和第三功率供給軌；振蕩器，耦合至偏置生成器和第一供給軌；以及時(shí)鐘分布網(wǎng)絡(luò)，用于將振蕩器的輸出提供至一個(gè)或多個(gè)邏輯，其中，該時(shí)鐘分布網(wǎng)絡(luò)耦合至第二功率供給軌。

優(yōu)先權(quán)要求

本申請(qǐng)要求3017年9月22日提交的題為“低等待時(shí)間模擬自適應(yīng)計(jì)時(shí)”的美國(guó)臨時(shí)申請(qǐng)序列第62/562,335號(hào)的優(yōu)先權(quán)，該申請(qǐng)通過(guò)引用以其整體被并入。

背景技術(shù)

時(shí)鐘信號(hào)可由鎖相環(huán)(PLL)生成。時(shí)鐘信號(hào)可在整個(gè)處理器分布，以促進(jìn)處理器的操作。例如，位于處理器管芯中的不同點(diǎn)處的狀態(tài)元件(例如，觸發(fā)器、鎖存器等)可通過(guò)根據(jù)時(shí)鐘信號(hào)進(jìn)行操作而同步地運(yùn)轉(zhuǎn)。當(dāng)大的、突然的電流需求發(fā)生時(shí)，提供給狀態(tài)元件的管芯上電壓供給可能“下垂”(例如，幾納秒)，同時(shí)PLL繼續(xù)以固定的頻率生成時(shí)鐘信號(hào)。注意，其他電壓下垂事件可能持續(xù)甚至更久。為了確保處理器在這些下垂事件期間運(yùn)轉(zhuǎn)，即使在正常操作期間(例如，當(dāng)不存在電壓下垂時(shí))也要為狀態(tài)元件提供高電壓余裕。也就是說(shuō)，處理器被設(shè)計(jì)成用于以最高指定頻率并且同時(shí)以最低電勢(shì)電壓操作。

由于功率對(duì)電壓具有二次依賴(lài)關(guān)系，因此在正常操作期間可能浪費(fèi)大量的功率來(lái)確保不頻發(fā)的電壓下垂期間的功能。而且，隨著處理器速度和集成度提高，所需要的功率量可能成為限制因素。例如，設(shè)計(jì)和冷卻處理器的消耗大量功率的成本可能變得不切實(shí)際。

現(xiàn)有的模擬PLL實(shí)現(xiàn)了自適應(yīng)頻率縮放(AFS)來(lái)補(bǔ)償功率供給電壓下垂和過(guò)沖。通過(guò)美國(guó)專(zhuān)利第6,922,111號(hào)來(lái)描述一種此類(lèi)AFS技術(shù)。AFS技術(shù)的當(dāng)前模擬實(shí)現(xiàn)方式通過(guò)數(shù)字功率供給的電阻性耦合來(lái)直接調(diào)制VCO供給。當(dāng)前模擬實(shí)現(xiàn)方式未完全采用較低電壓和較低頻率下的AFS技術(shù)的全部益處。

附圖說(shuō)明

從下文給出的具體實(shí)施方式并從本公開(kāi)的各實(shí)施例的附圖，將更全面地理解本公開(kāi)的實(shí)施例，然而這些實(shí)施例不應(yīng)當(dāng)被理解為將本公開(kāi)限于特定實(shí)施例，而是僅用于解釋和理解。

圖1圖示出根據(jù)本公開(kāi)的一些實(shí)施例的具有被應(yīng)用于偏置生成器的自適應(yīng)頻率縮放(AFS)的模擬鎖相環(huán)(PLL)。

圖2圖示出根據(jù)一些實(shí)施例的裝置，示出偏置生成器并示出振蕩器的延遲狀態(tài)，其中，偏置生成器對(duì)由AFS提供的功率供給進(jìn)行操作。

圖3A-圖3B圖示出分別示出根據(jù)一些實(shí)施例的對(duì)于偏置生成器使用AFS的時(shí)序余裕(timing margin)改善的繪圖。

圖4圖示出根據(jù)本公開(kāi)的一些實(shí)施例的具有被應(yīng)用于數(shù)控振蕩器(DCO)和/或環(huán)路濾波器的AFS的數(shù)字PLL(DPLL)。

圖5圖示出根據(jù)本公開(kāi)的一些實(shí)施例的具有用于偏置生成器和/或用于數(shù)字環(huán)路濾波器(DLF)和DCO的AFS的智能設(shè)備或計(jì)算機(jī)系統(tǒng)或SoC(芯片上系統(tǒng))。

具體實(shí)施方式

相對(duì)于針對(duì)所支持的供給電平的范圍對(duì)響應(yīng)時(shí)間進(jìn)行權(quán)衡的其他技術(shù)，各實(shí)施例使得能夠以幾乎瞬時(shí)的響應(yīng)時(shí)間將自適應(yīng)頻率縮放(AFS)降低至更低的配電供給電壓。由于導(dǎo)致時(shí)鐘和數(shù)據(jù)減緩不同數(shù)量的供給下垂，大量的性能被擱置。AFS(自適應(yīng)頻率系統(tǒng))通過(guò)響應(yīng)于在由時(shí)鐘分布和數(shù)據(jù)路徑使用的有噪聲的供給軌VccDist上感測(cè)到的任何下垂而減緩PLL來(lái)解決該問(wèn)題。

模擬PLL中的一種AFS實(shí)現(xiàn)方式使用有噪聲的配電供給VccDist與經(jīng)調(diào)節(jié)的PLL供給VccPLL之間的電位計(jì)將VccDist上的噪聲中的一些注入到壓控振蕩器的(VCO的)供給上，以影響頻率改變。這提供了非常快速的響應(yīng)時(shí)間，但是由于VCO的凈空要求，可以在其上采用AFS的VccDist的范圍被限制于閾值電壓(例如，大約0.85V)。