[發明專利]混合存儲器模塊

在審

• 申請號: 201880025729.0
• 申請日: 2018-05-15
• 公開（公告）號: CN110537172A
• 公開（公告）日: 2019-12-03
• 發明（設計）人: F·A·韋爾
• 申請（專利權）人: 拉姆伯斯公司
• 主分類號: G06F12/02
• 分類號: G06F12/02;G06F12/0846;G06F12/08;G06F12/06;G06F12/0802;G06F12/0804;G06F12/0808;G06F12/0893;G06F12/0891
• 代理公司: 11256 北京市金杜律師事務所
• 代理人: 馬明月<國際申請>=PCT/US2018

混合存儲器模塊包括相對快速且持久的動態隨機存取存儲器(DRAM)的緩存，以服務于大量相對較慢并且對磨損敏感的閃存。該模塊上的地址緩沖器維護地址的靜態隨機存取存儲器(SRAM)緩存以用于DRAM中所緩存的數據。DRAM和SRAM緩存一起加快讀寫訪問速度，并且減少了針對大量非易失性存儲器的磨損。

技術領域

所公開的實施例總體上涉及存儲器系統、組件和方法。

附圖說明

在附圖的各圖中通過示例而非限制的方式圖示了詳細描述，并且其中，相同的附圖標記指代類似的元件，并且其中：

圖1A描繪了存儲器系統100，其中母板105支持與混合存儲器模塊115通信的存儲器控制器110。

圖1B描繪了圖1A的存儲器系統100，但是包括粗虛線箭頭以圖示數據的64B緩存行如何從單個閃存組件130F被分發到一級(rank)十個類似突出顯示的DRAM組件130D。

圖2描繪了根據一個實施例的圖1A和圖1B的存儲器切片125[4]。

圖3以強調低階模塊半部115(0)的功能方面的方式描繪了圖1的存儲器系統100。

圖4A圖示了圖3的DRAM緩存330，其包括被劃分為2^Λ19個4KB組的80字節(80B)緩存行400的32個集合Set[31:0]。

圖4B圖示了根據一個實施例的圖3的閃存空間335中的64B緩存行如何映射到DRAM存儲器空間330中的80B緩存行400。

圖4C圖示了SRAM地址緩存119的實施例的組織。

圖5是圖示了當所請求的緩存行在DRAM存儲器330中并且該緩存行的地址在SRAM地址緩存119中可用時，對模塊半部115(0)的讀取訪問的時序圖500。

圖6是圖示了當所請求的緩存行在DRAM存儲器330中并且在SRAM地址緩存119中不存在用于該緩存行的地址標簽時，對模塊半部115(0)的讀取訪問的時序圖600。

圖7是圖示了當在DRAM存儲器330中不存在所請求的緩存行并且在SRAM地址緩存119中不存在該緩存行的地址時，對模塊半部115(0)的讀取訪問的時序圖700。

圖8是圖示了當所請求的緩存行在DRAM存儲器330中并且該緩存行的地址在SRAM地址緩存119中可用時，對模塊半部115(0)的寫入訪問的時序圖800。

具體實施方式

混合存儲器模塊采用相對快速、持久且昂貴的動態隨機存取存儲器(DRAM)組件來緩存在大量相對較慢、對磨損敏感且廉價的非易失性存儲器中所存儲的數據子集。DRAM組件與映射到非易失性存儲器中的地址的地址標簽相關聯地存儲數據的子集。存儲器模塊上的地址緩沖器組件將地址標簽的子集緩存在靜態隨機存取存儲器(SRAM)中。DRAM和SRAM緩存一起加快了讀取訪問和寫入訪問，并且減少了大量非易失性存儲器的磨損。地址緩沖器組件還管理DRAM緩存與非易失性存儲器之間的通信，以適應不同的訪問粒度，減少所需的存儲器事務數量，并且使進出非易失性存儲器的數據流最小化。因此，存儲器模塊將非易失性存儲器的非易失性和降低的每比特價格與DRAM的速度和持久性組合在一起。

圖1A描繪了存儲器系統100，其中母板105支持存儲器控制器110，該存儲器控制器110經由二十對半字節寬(四位或x4)的主數據端口DQu/DQv以及兩個主命令和地址(CA)端口DCA0和DCA1來與混合存儲器模塊115通信。存儲器模塊115在邏輯上被分為可以單獨或一起控制的兩個模塊半部115(0)和115(1)，以通過模塊連接器116傳遞40位或80位數據。為了本公開的目的，半部115(0)和115(1)是相同的；以下討論集中于低階模塊半部115(0)。模塊半部115(0)和115(1)之間的鏈路117允許兩者在80位模式下響應相同的命令。