[實用新型]一種具有超低失調的靈敏放大器電路

有效

• 申請號: 201822159019.7
• 申請日: 2018-12-21
• 公開（公告）號: CN209168744U
• 公開（公告）日: 2019-07-26
• 發明（設計）人: 盧文娟;陳崇貌;彭春雨;吳秀龍;藺智挺;陳軍寧
• 申請（專利權）人: 安徽大學
• 主分類號: G11C7/06
• 分類號: G11C7/06
• 代理公司: 北京凱特來知識產權代理有限公司 11260
• 代理人: 鄭立明;鄭哲

本實用新型公開了一種具有超低失調的靈敏放大器電路，是一種可以極大降低失調電壓的靈敏放大器結構，該結構利用電容存儲電壓以及電壓不突變的特性，實現位線電壓差的放大和閾值電壓差的存儲補償，達到了極大程度降低失調電壓的效果；同時伴隨著失調電壓的極大降低，可以有效的加速靜態隨機存儲器的數據讀取速度，降低單元讀取時的能量消耗，有效的提高了靜態隨機存儲器讀取電壓的裕度。

技術領域

本實用新型涉及集成電路設計領域，尤其涉及一種具有超低失調的靈敏放大器電路。

背景技術

自從第一臺計算機出現之后，存儲器作為計算機的核心部件也在不斷的發展。靜態隨機存儲器(Static Random Access Memory，縮寫為SRAM)因其高速低功耗的特點，是計算機中運用最多的存儲器之一。SRAM主要實現讀寫兩個操作，由于位線寄生電容大于單元內部寄生電容，因此數據的讀操作時間大于寫操作時間，為了提高SRAM的工作頻率，靈敏放大器(Sense Amplifier，縮寫為SA)被提出用于加速數據的讀取速度。在理想條件下，靈敏放大器的輸入端只需要輸入兩個極小的電壓差，靈敏放大器就能正反饋出邏輯電平“0”和“1”。實際芯片制造中，由于片上波動導致的摻雜不均勻，跨導以及閾值電壓等器件參數出現失配，這種現象最終導致SA的失調電壓的產生。因此在實際電路中，如果輸入的微小電壓差小于SA的失調電壓時，靈敏放大器就會將該輸入信號錯誤放大。傳統電壓電流型SA電路的結構如圖1所示；現存在很多用于減少SA失調電壓的解決方法，先介紹以下幾種技術：

(1)如圖2所示是Mahmut E.Sinangil等人于2016年提出的一種電容補償型靈敏放大器電路，該設計方案是在傳統鎖存型靈敏放大器的基礎上加入電容，利用電容可以存放電荷的特點儲存了下拉NMOS的閾值電壓差，然后通過對放電NMOS電流速度的控制實現失調電壓的抑制，但是該設計方案的降低失調電壓的能力有限。

(2)如圖3所示是Dhruv Patel和Manoj Sachdev于2018年提出的一種Sample-Boost-Latch-Based靈敏放大器，該設計方案同樣使用了電容，利用電容的電壓降特性，將位線電壓放大到原來的兩倍。在失調電壓改善方面有較好的效果，但是時序信號較為復雜，同時時序電路面積上有一定的消耗。

實用新型內容

本實用新型的目的是提供一種具有超低失調的靈敏放大器電路，可以極大的降低靈敏放大器的失調電壓，減少位線的放電時間，加速SRAM的讀取速度和降低讀取功耗。

本實用新型的目的是通過以下技術方案實現的：

一種具有超低失調的靈敏放大器電路，包括：六個NMOS晶體管，依次記為N1～N6；十三個PMOS晶體管，依次記為P1～P13；四個電容，依次記為C1～C4；三個反相器，依次記為I1～I3；以及一個緩沖器，記為B1；其中：

位線BL與PMOS晶體管P6和P9的源極相連，位線BLB與PMOS晶體管P5和P10的源極相連，PMOS晶體管P9的漏極與電容C1的上端相連，PMOS晶體管P5和P6的漏極與電容C1的下端相連，PMOS晶體管P10的漏極與電容C2的上端相連，PMOS晶體管P7和P8的漏極與電容C2的下端相連，PMOS晶體管P5，P8，P9及P10的柵極與使能信號SAE相連，PMOS晶體管P6和P7的柵極與使能信號SAE的反向信號SAEB相連；

PMOS晶體管P11的源極與電容C1的上端連接，PMOS晶體管P12的源極與電容C2的上端連接；PMOS晶體管P11及P12的柵極與使能信號SAE的延遲信號SL相連；PMOS晶體管P11的漏極與輸出節點OUT相連，PMOS晶體管P12的漏極與輸出節點OUTB相連，

PMOS晶體管P1的漏極與輸出節點OUT相連，源極與電源VDD相連，柵極與NMOS晶體管N2的漏極相連；

PMOS晶體管P3的源極與電源VDD相連，柵極與預充信號PRE相連，源極與NMOS晶體管N1的漏極相連；