[實用新型]一種具有超低失調(diào)的靈敏放大器電路

有效

• 申請?zhí)枺?/td>: 201822159019.7
• 申請日: 2018-12-21
• 公開（公告）號: CN209168744U
• 公開（公告）日: 2019-07-26
• 發(fā)明（設計）人: 盧文娟;陳崇貌;彭春雨;吳秀龍;藺智挺;陳軍寧
• 申請（專利權）人: 安徽大學
• 主分類號: G11C7/06
• 分類號: G11C7/06
• 代理公司: 北京凱特來知識產(chǎn)權代理有限公司 11260
• 代理人: 鄭立明;鄭哲

1.一種具有超低失調(diào)的靈敏放大器電路，其特征在于，包括：六個NMOS晶體管，依次記為N1～N6；十三個PMOS晶體管，依次記為P1～P13；四個電容，依次記為C1～C4；三個反相器，依次記為I1～I3；以及一個緩沖器，記為B1；其中：

位線BL與PMOS晶體管P6和P9的源極相連，位線BLB與PMOS晶體管P5和P10的源極相連，PMOS晶體管P9的漏極與電容C1的上端相連，PMOS晶體管P5和P6的漏極與電容C1的下端相連，PMOS晶體管P10的漏極與電容C2的上端相連，PMOS晶體管P7和P8的漏極與電容C2的下端相連，PMOS晶體管P5，P8，P9及P10的柵極與使能信號SAE相連，PMOS晶體管P6和P7的柵極與使能信號SAE的反向信號SAEB相連；

PMOS晶體管P11的源極與電容C1的上端連接，PMOS晶體管P12的源極與電容C2的上端連接；PMOS晶體管P11及P12的柵極與使能信號SAE的延遲信號SL相連；PMOS晶體管P11的漏極與輸出節(jié)點OUT相連，PMOS晶體管P12的漏極與輸出節(jié)點OUTB相連，

PMOS晶體管P1的漏極與輸出節(jié)點OUT相連，源極與電源VDD相連，柵極與NMOS晶體管N2的漏極相連；

PMOS晶體管P3的源極與電源VDD相連，柵極與預充信號PRE相連，源極與NMOS晶體管N1的漏極相連；

PMOS晶體管P2的漏極與輸入節(jié)點OUTB相連，源極與電源VDD相連，柵極與NMOS晶體管N1的漏極相連；

PMOS晶體管P4的源極與電源VDD相連，柵極與預充信號PRE相連，源極與NMOS晶體管N2的漏極相連；

NMOS晶體管N1的漏極與輸出節(jié)點OUT相連，柵極與PMOS晶體管P1的柵極相連，源極與NMOS晶體管N6的漏極相連；

NMOS晶體管N2的漏極與輸出節(jié)點OUTB相連，柵極與PMOS晶體管P2的柵極相連，源極與NMOS晶體管N6的源極相連；

NMOS晶體管N6的漏極與電容C3的上端相連，源極與電容C4的上端相連，柵極與反相器I3的輸出端；

NMOS晶體管N3的漏極與電容C3的上端相連，源極與GND相連，柵極與反相器I1的輸出端相連；

NMOS晶體管N4的漏極與電容C4的上端相連，源極與GND相連，柵極與反相器I2的輸出端相連；

反相器I3的輸入端與緩沖器B1的輸出端相連，緩沖器B1的輸入端與NMOS晶體管N5的漏極相連，反相器I1的輸入端與反相器I2的輸入端相連，反相器I2的輸入端與緩沖器B1的輸出端相連，反相器I1的電源端與位線BLB相連，反相器I2的電源端與位線BL相連；

NMOS晶體管N5的源極與GND相連，柵極與使能信號SAE的延遲信號SL相連；

電容C3的下端與電容C4的下端相連；

PMOS晶體管P13的漏極與電容C3的下端相連，源極與VDD相連，柵極與預充信號PRE相連。

2.根據(jù)權利要求1所述的一種具有超低失調(diào)的靈敏放大器電路，其特征在于，所述NMOS晶體管N1和PMOS晶體管P1構成一個反相器結構，NMOS晶體管N2和PMOS晶體管P2構成另一個反相器結構，這兩個反相器結構形成交叉耦合結構。