[實用新型]一種優化T拓撲DDR模塊信號質量的PCB結構

有效

• 申請號: 201822099531.7
• 申請日: 2018-12-14
• 公開（公告）號: CN209982807U
• 公開（公告）日: 2020-01-21
• 發明（設計）人: 黃剛;吳均
• 申請（專利權）人: 深圳市一博科技股份有限公司
• 主分類號: H05K1/02
• 分類號: H05K1/02
• 代理公司: 44276 深圳市遠航專利商標事務所(普通合伙)
• 代理人: 張朝陽;袁浩華

1.一種優化T拓撲DDR模塊信號質量的PCB結構，包括主干走線、分支走線以及端接走線，所述主干走線分別與所述分支走線以及所述端接走線連接，其特征在于，所述主干走線包括主干阻抗，所述分支走線包括分支阻抗，所述端接走線包括端接阻抗以及端接電阻R，所述主干阻抗的阻值與所述分支阻抗的阻值以及所述端接電阻R的阻值均相等，且所述端接阻抗的阻值大于所述主干阻抗的阻值。

2.根據權利要求1所述的優化T拓撲DDR模塊信號質量的PCB結構，其特征在于，所述端接阻抗的阻值與所述主干阻抗的阻值的差值不小于5歐姆，且不大于15歐姆。

3.根據權利要求2所述的優化T拓撲DDR模塊信號質量的PCB結構，其特征在于，所述端接阻抗的阻值比所述主干阻抗的阻值大10歐姆。

4.根據權利要求2所述的優化T拓撲DDR模塊信號質量的PCB結構，其特征在于，所述主干阻抗、所述分支阻抗的阻值以及所述端接電阻R的阻值均為50歐姆，所述端接阻抗的阻值為60歐姆。