[實用新型]一種基于扇出型封裝結構的混合封裝系統

有效

• 申請號: 201822050179.8
• 申請日: 2018-12-07
• 公開（公告）號: CN209276148U
• 公開（公告）日: 2019-08-20
• 發明（設計）人: 徐健
• 申請（專利權）人: 華進半導體封裝先導技術研發中心有限公司
• 主分類號: B81B7/00
• 分類號: B81B7/00;H01L23/48
• 代理公司: 上海智晟知識產權代理事務所(特殊普通合伙) 31313
• 代理人: 張東梅

本實用新型公開了一種基于扇出型封裝結構的混合封裝系統，包括：第一類芯片封裝體，包括嵌入在第一絕緣樹脂中的第一芯片，所述第一類芯片封裝體具有第一表面和第二表面，其中第一表面和第二表面為相對的兩個表面，第一芯片的正面具有一個或多個第一焊盤以及感應區，第一芯片的正面與第一表面基本齊平，所述第二表面具有設置在第一芯片的背面的重布線層和外接焊盤，所述重布線層通過從第一芯片的背面延伸到第一焊盤的導電通孔與所述第一焊盤中的一個或多個形成電連接，其中所述通孔內填充有導電金屬；第二類芯片封裝體，第一類芯片封裝體層疊在所述第二類芯片封裝體上，并且所述第二類芯片封裝體通過金屬焊料或凸起與所述外接焊盤形成電連接。

技術領域

本實用新型的實施例涉及半導體封裝技術。具體而言，本實用新型涉及一種基于扇出型封裝結構的混合封裝系統。

背景技術

隨著電子產品多功能化和小型化的潮流，高密度微電子組裝技術在新一代電子產品上逐漸成為主流。為了配合新一代電子產品的發展，尤其是智能手機、掌上電腦、超級本等產品的發展，芯片的尺寸向密度更高、速度更快、尺寸更小、成本更低等方向發展。扇出型板級封裝技術(Fanout Panel Level Package, F0PLP)的出現，作為扇出型晶圓級封裝技術(Fanout Wafer Level Package, F0WLP)的升級技術，擁有更廣闊的發展前景。

受限于芯片結構的布局，感應芯片的感應區域與信號焊盤往往分布在同一面，從而大大限制了后期的封裝設計布局。傳統采用兩種封裝結構，一種是芯片正面貼裝，信號的焊盤向上通過引線連接到基板上。另外一種是芯片倒扣，芯片焊盤通過凸點和基板相互互聯。此兩種封裝形式都需要在感應區域的上方留空，用以光信號的互通。此留空區域便大大限制了封裝的結構設計。

現有扇出技術封裝方案，封裝多在單面進行封裝布線，信號線路都只在封裝的單面，而感應器件的感應信號面往往恰恰也是這面。最終，此面會進行植球，倒扣后焊接在PCB板上，無法實現光信號的互聯。

圖1示出了一種現有的光學系統的封裝結構的剖面示意圖。如圖1所示，該封裝結構包括MEMS芯片110和控制芯片120。控制芯片120塑封在封裝基板130上。MEMS芯片110通過引線鍵合封裝在封裝基板130上，并且MEMS 芯片110上方的塑封層上開窗，以便MEMS芯片110能夠結構外部的光信號。這種封裝結構由于需要開窗塑封，因此封裝難度較大。另外，MEMS芯片110 無法得到有效的保護，封裝可靠性降低。

因此，本領域需要一種新穎的基于扇出型封裝結構的混合封裝系統。

實用新型內容

針對現有技術中存在的問題，本實用新型提出一種基于TSV的RDL布線。不但降低了整體封裝的布線難度，同時將信號布線區域與感光區域彼此分離。

根據本實用新型的一個方面，提供一種基于扇出型封裝結構的混合封裝系統，包括：

第一類芯片封裝體，包括嵌入在第一絕緣樹脂中的第一芯片，所述第一類芯片封裝體具有第一表面和第二表面，其中第一表面和第二表面為相對的兩個表面，第一芯片的正面具有一個或多個第一焊盤以及感應區，第一芯片的正面與第一表面基本齊平，所述第二表面具有設置在第一芯片的背面的重布線層和外接焊盤，所述重布線層通過從第一芯片的背面延伸到第一焊盤的導電通孔與所述第一焊盤中的一個或多個形成電連接，其中所述通孔內填充有導電金屬；

第二類芯片封裝體，第一類芯片封裝體層疊在所述第二類芯片封裝體上，并且所述第二類芯片封裝體通過金屬焊料或凸起與所述外接焊盤形成電連接。

在本實用新型的一個實施例中，所述第一芯片的感應區是感光區。

在本實用新型的一個實施例中，所述第二類芯片封裝體包括基板、通過引線鍵合或倒裝焊電連接到所述基板正面的第二芯片、設置在第二芯片外圍的導電柱以及對第二芯片和導電柱進行包封的第二絕緣樹脂。