[實(shí)用新型]基于三級(jí)Clos架構(gòu)的可重配置選路交叉網(wǎng)絡(luò)

有效

• 申請(qǐng)?zhí)枺?/td>: 201821736143.9
• 申請(qǐng)日: 2018-10-25
• 公開（公告）號(hào): CN208820815U
• 公開（公告）日: 2019-05-03
• 發(fā)明（設(shè)計(jì)）人: 陳軒;張曉峰;陳偉峰;李斌;王偉
• 申請(qǐng)（專利權(quán)）人: 天津光電通信技術(shù)有限公司
• 主分類號(hào): H04L12/801
• 分類號(hào): H04L12/801
• 代理公司: 天津中環(huán)專利商標(biāo)代理有限公司 12105
• 代理人: 王鳳英

本實(shí)用新型公開了一種基于三級(jí)Clos架構(gòu)的可重配置選路交叉網(wǎng)絡(luò)。選路交叉網(wǎng)絡(luò)在FPGA中實(shí)現(xiàn)，主要包括配置單元、基礎(chǔ)交叉單元和固定數(shù)據(jù)通路三部分，配置單元完成對(duì)基礎(chǔ)交叉單元的控制，基礎(chǔ)交叉單元內(nèi)部的可配置數(shù)據(jù)通路和固定數(shù)據(jù)通路協(xié)同實(shí)現(xiàn)網(wǎng)絡(luò)的選路交叉功能。FPGA緩存配置數(shù)據(jù)后需要按照數(shù)據(jù)的時(shí)鐘周期依次打開第一級(jí)、第二級(jí)、第三級(jí)基礎(chǔ)交叉單元與配置數(shù)據(jù)之間的開關(guān)，使其依次生效，完成新、舊網(wǎng)絡(luò)的無縫銜接。本實(shí)用新型的有益效果是：以更少的FPGA邏輯資源和更優(yōu)的時(shí)序?qū)崿F(xiàn)同樣容量的選路交叉功能，并且確保選路交叉結(jié)果的重配置不會(huì)對(duì)現(xiàn)有業(yè)務(wù)造成影響，有助于降低阻塞率，并具有良好的可擴(kuò)展性和高度的靈活性。

技術(shù)領(lǐng)域

本實(shí)用新型涉及通信領(lǐng)域中的數(shù)據(jù)選路交叉，具體涉及一種基于三級(jí)Clos架構(gòu)的可重配置選路交叉網(wǎng)絡(luò)。

背景技術(shù)

隨著通信技術(shù)的迅速發(fā)展，人們對(duì)數(shù)據(jù)交換的需求逐漸提高。傳統(tǒng)的單級(jí)交叉技術(shù)，雖然能滿足一定的應(yīng)用需求，但其FPGA實(shí)現(xiàn)消耗資源多、時(shí)序欠佳。

Clos架構(gòu)于1953年由貝爾試驗(yàn)室的Charles Clos提出，當(dāng)前使用的大容量交換網(wǎng)絡(luò)拓?fù)涠嗖捎萌?jí)Clos架構(gòu)，其FPGA實(shí)現(xiàn)消耗相對(duì)較少的資源且時(shí)序更優(yōu)，尤其適用于龐大的交換矩陣。

N×N的三級(jí)Clos網(wǎng)絡(luò)基本結(jié)構(gòu)如圖1所示，每一豎列稱之為一級(jí)，每級(jí)均由多個(gè)基礎(chǔ)交叉單元搭建而成（圖中每個(gè)矩形框代表一個(gè)基礎(chǔ)交叉單元），N×N是指該結(jié)構(gòu)實(shí)現(xiàn)N個(gè)輸入端口到N個(gè)輸出端口的全交叉。三個(gè)參數(shù)n、m、r的含義為：第一級(jí)為n×m的基礎(chǔ)交叉單元，共r個(gè)，第二級(jí)為r×r的基礎(chǔ)交叉單元，共m個(gè)，第三級(jí)為m×n的基礎(chǔ)交叉單元，共r個(gè)。其中N=nr。

發(fā)明內(nèi)容

本實(shí)用新型基于現(xiàn)有的三級(jí)Clos架構(gòu)（如圖1所示），提供一種基于三級(jí)Clos架構(gòu)的可重配置選路交叉網(wǎng)絡(luò)。該交叉網(wǎng)絡(luò)有助于降低阻塞率，并具有良好的可擴(kuò)展性和高度的靈活性。

本實(shí)用新型采取的技術(shù)方案是：一種基于三級(jí)Clos架構(gòu)的可重配置選路交叉網(wǎng)絡(luò)，其特征在于，該選路交叉網(wǎng)絡(luò)在FPGA中實(shí)現(xiàn)，包括由觸發(fā)寄存器、每一級(jí)配置開關(guān)及選路交叉結(jié)果構(gòu)成的配置單元、由多個(gè)多選一電路構(gòu)成的基礎(chǔ)交叉單元和固定數(shù)據(jù)通路三部分，其中配置單元完成對(duì)基礎(chǔ)交叉單元的控制，基礎(chǔ)交叉單元內(nèi)部的可配置數(shù)據(jù)通路通過多個(gè)多選一電路與固定數(shù)據(jù)通路連接，協(xié)同實(shí)現(xiàn)網(wǎng)絡(luò)的選路交叉功能；所述多選一電路即為n選1電路，n選1電路根據(jù)不同的選路交叉結(jié)果選擇性連接n個(gè)不同的輸入端口到輸出端口的可配置數(shù)據(jù)通路，若有m個(gè)n選1電路則選擇性連接n個(gè)不同的輸入端口到m個(gè)輸出端口的可配置數(shù)據(jù)通路，即n×m的基礎(chǔ)交叉單元。

本實(shí)用新型的有益效果是：以更少的FPGA邏輯資源和更優(yōu)的時(shí)序?qū)崿F(xiàn)同樣容量的選路交叉功能，并且確保選路交叉結(jié)果的重配置不會(huì)對(duì)現(xiàn)有業(yè)務(wù)造成影響，有助于降低阻塞率，并具有良好的可擴(kuò)展性和高度的靈活性。

以64組axi stream總線×64組axi stream總線的交叉為例，時(shí)鐘速率為312.5MHz（周期為3.2ns），每組總線由1bit有效標(biāo)志、1bit幀結(jié)束標(biāo)志和32bit數(shù)據(jù)組成，采用單級(jí)交叉架構(gòu)和三級(jí)Clos架構(gòu)在FPGA中實(shí)現(xiàn)，資源消耗情況和時(shí)序評(píng)估結(jié)果如下表所示，可見采用三級(jí)Clos架構(gòu)使用資源更少、時(shí)序更收斂。

單級(jí)交叉架構(gòu)與三級(jí)Clos架構(gòu)對(duì)比表

附圖說明

圖1為三級(jí)Clos交叉矩陣架構(gòu)圖；

圖2為本實(shí)用新型可重配置選路交叉網(wǎng)絡(luò)原理圖；

圖3為n選1電路原理圖；

圖4為2×2交叉矩陣的兩種選路交叉方案示意圖；

圖5為2×2交叉矩陣重配置流程圖。

具體實(shí)施方式