[實用新型]半導體器件

有效

• 申請號: 201821472505.8
• 申請日: 2018-09-07
• 公開（公告）號: CN208589443U
• 公開（公告）日: 2019-03-08
• 發明（設計）人: 不公告發明人
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: H01L27/108
• 分類號: H01L27/108
• 代理公司: 北京市鑄成律師事務所 11313
• 代理人: 張臻賢;王珺

本實用新型實施例公開了一種半導體器件，包括：具有多個有源區的襯底，所述有源區包括源漏極區和在所述源漏極區之間的位線接觸區，所述有源區在所述源漏極區和所述位線接觸區之間設置字線段和掩埋所述字線段的字線絕緣結構，所述位線接觸區相對凹陷于所述源漏極區；保護層，形成于所述源漏極區上，所述保護層覆蓋所述字線絕緣結構并具有在所述位線接觸區上形成的接觸通道，所述接觸通道連通到所述位線接觸區；阻擋層，覆蓋所述接觸通道的側壁和底部；位線層，形成在所述接觸通道之上且高于所述保護層，且所述位線層覆蓋所述阻擋層，所述位線層還具有一體形成在所述接觸通道內的位線接觸部。

技術領域

本實用新型涉及半導體動態隨機存儲器(Dynamic Random Access Memory，DRAM)制造技術領域，特別涉及一種半導體器件。

背景技術

動態隨機存取存儲器中包括多個存儲單元，每個存儲單元包含一個MOS晶體管和一個存儲電容，MOS晶體管是金屬氧化物半導體場效應晶體管(Metal-Oxide-Semi-conductor Field Effect Transistor)的簡稱。MOS晶體管依靠與漏極連接的位線(BitLines)對存儲電容進行充放電，所以位線的阻值大小影響著存儲電容充放電的速度。目前的位線由多晶硅層和金屬層形成。包括多晶硅層和金屬層的位線，阻值較大，導致流過位線的電流較小，進而導致對存儲電容的充放電速度較慢。

因此，如何降低位線的電阻，是本領域技術人員急需要解決的技術問題。

在背景技術中公開的上述信息僅用于加強對本實用新型的背景的理解，因此其可能包含沒有形成為本領域普通技術人員所知曉的現有技術的信息。

實用新型內容

有鑒于此，本實用新型實施例提供了一種半導體器件，以至少解決背景技術中存在的技術問題。

本實用新型實施例的技術方案是這樣實現的，根據本實用新型的實施例，提供了一種半導體器件，包括：

具有多個有源區的襯底，所述有源區包括源漏極區和在所述源漏極區之間的位線接觸區，所述有源區在所述源漏極區和所述位線接觸區之間設置字線段和掩埋所述字線段的字線絕緣結構，所述位線接觸區相對凹陷于所述源漏極區；

保護層，形成于所述源漏極區上，所述保護層覆蓋所述字線絕緣結構并具有在所述位線接觸區上形成的接觸通道，所述接觸通道連通到所述位線接觸區；

阻擋層，覆蓋所述接觸通道的側壁和底部；

位線層，形成在在所述接觸通道之上且高于所述保護層，且所述位線層覆蓋所述阻擋層，所述位線層還具有一體形成在所述接觸通道內的位線接觸部。

本實用新型實施例由于采用以上技術方案，其具有以下優點：位線層和位線接觸部是一體化形成的，位線層和位線接觸部連接更為緊密；阻擋層將位線接觸部和位線接觸區隔開，避免所述位線接觸部和所述位線接觸區直接接觸造成的所述位線接觸部向所述位線接觸區的擴散。

上述概述僅僅是為了說明書的目的，并不意圖以任何方式進行限制。除上述描述的示意性的方面、實施方式和特征之外，通過參考附圖和以下的詳細描述，本實用新型進一步的方面、實施方式和特征將會是容易明白的。

附圖說明

在附圖中，除非另外規定，否則貫穿多個附圖相同的附圖標記表示相同或相似的部件或元素。這些附圖不一定是按照比例繪制的。應該理解，這些附圖僅描繪了根據本實用新型公開的一些實施方式，而不應將其視為是對本實用新型范圍的限制。

圖1為本實用新型實施例一的半導體器件的制備方法的流程圖；

圖2為圖1所示的制備方法在完成步驟S100示意圖；

圖3為圖1所示的制備方法在完成步驟S200示意圖；