[發明專利]發送裝置在審
| 申請號： | 201811650016.1 | 申請日： | 2018-12-31 |
| 公開（公告）號： | CN109842416A | 公開（公告）日： | 2019-06-04 |
| 發明（設計）人： | 敖海;涂瑋 | 申請（專利權）人： | 武漢芯動科技有限公司 |
| 主分類號： | H03M9/00 | 分類號： | H03M9/00;H03K5/08;G06F13/42 |
| 代理公司： | 武漢藍寶石專利代理事務所(特殊普通合伙) 42242 | 代理人： | 廉海濤 |
| 地址： | 430000 湖北省武漢市東湖*** | 國省代碼： | 湖北;42 |
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| 摘要： | |||
| 搜索關鍵詞： | 共模信號 差分信號 發送裝置 電流模式邏輯 最小信號幅度 實質性缺陷 采樣單元 調整單元 發送電路 內核電壓 信號幅度 輸出差 采集 輸出 應用 | ||
本發明公開一種發送裝置。所述裝置包括：電流模式邏輯單元，輸出差分信號對；共模信號采樣單元，采集所述差分信號對的共模信號；共模信號調整單元，根據所述共模信號調整所述差分信號對的信號幅度。本發明應用在內核電壓較小的CMOS工藝，主要解決傳統發送電路輸出的最小信號幅度無法滿足當前USB3.0協議的實質性缺陷。
技術領域
本發明涉及電路及信號處理領域，具體而言，涉及一種應用在高速 SerDes的發送裝置。
背景技術
SerDes技術是點對點的串行通信技術，主要組成部分包括高速時鐘發生模塊、高速發送系統及高速接收模塊。傳統的高速發送電路如圖1所示，發送端的差分輸出信號波幅如圖2所示；其中，單端Vop/Von的最大輸出幅度為vcc-1/4*I0*R，最小輸出幅度為vcc-3/4*I0*R。
在USB3.0協議要求，正常的最大輸出幅度和最小輸出幅度的差值1/2 ×I0*R為0.5V，I0*R＝1V
對于如圖1的高速發送電路而，在最新的小尺寸工藝，如22nm/10nm工藝中，內核電壓Vcc最小為0.8V。單端的Vop/Von的最大輸出幅度為0.55V，最小輸出幅度為0.05V。在最小輸出幅度為0.05V時，此時尾電流源會無法工作，導致整個SerDes的發送電路無法工作。
發明內容
本發明實施例至少公開一種發送裝置，能夠應用在小尺寸工藝并且符合USB3.0協議要求的高速發送電路，提高差分輸出信號的信號幅度。
所述裝置包括：
所述裝置包括：
電流模式邏輯單元，輸出差分信號對；
共模信號采樣單元，采集所述差分信號對的共模信號；
共模信號調整單元，根據所述共模信號調整所述差分信號對的信號幅度。
在本發明公開的一些實施例中，所述共模信號采樣單元包括串聯在所述差分信號對之間的至少兩個采樣電阻，
任意兩個相鄰的所述采樣電阻之間被配置為采樣節點，
采樣節點通過采樣電容接地，以及輸出共模信號。
在本發明公開的一些實施例中，所述共模信號調整單元包括：
信號比較電路，比較所述共模信號與至少一參考信號，輸出反饋信號；
幅度調整單元，根據所述反饋信號調整所述信號幅度。
在本發明公開的一些實施例中，所述信號比較電路包括放大器，所述放大器的反向輸入端輸入所述參考電壓，正向輸入端輸入所述共模信號，輸出端輸出所述反饋信號。
在本發明公開的一些實施例中，所述幅度調整單元包括兩個反饋PMOS 管，兩個所述反饋PMOS管的柵極輸入所述反饋信號，源極耦接反饋電壓源，漏極分別耦合所述電流模式邏輯單元的兩個輸出端。
在本發明公開的一些實施例中，所述電流模式邏輯單元包括兩個第一 PMOS管，兩個所述第一PMOS管的柵極分別輸入差分輸入信號對的兩個差分輸入信號，源極耦接標準電壓源，漏極耦接一恒流源電路的輸入端。
在本發明公開的一些實施例中，所述恒流源電路包括兩個第二NMOS 管，兩個所述第二NMOS管的柵極耦接一恒流源的輸出端，源極接地；一所述第二NMOS管的漏極耦接所述恒流源的輸出端，另一所述第二NMOS管的漏極與兩個所述第一PMOS管的漏極耦接。
在本發明公開的一些實施例中，所述電流模式邏輯單元包括兩個第三 PMOS管；
所述標準電壓源分別通過一所述第三PMOS管與所述第二NMOS管的漏極耦接，兩個所述第三MOS管的柵極輸入使能信號。
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