[發(fā)明專利]集成電路的制造方法

在審

• 申請?zhí)枺?/td>: 201811607328.4
• 申請日: 2018-12-27
• 公開（公告）號: CN109698121A
• 公開（公告）日: 2019-04-30
• 發(fā)明（設(shè)計）人: 陸連;朱軼錚
• 申請（專利權(quán)）人: 上海華力集成電路制造有限公司
• 主分類號: H01L21/28
• 分類號: H01L21/28;H01L21/762;H01L29/423
• 代理公司: 上海浦一知識產(chǎn)權(quán)代理有限公司 31211
• 代理人: 戴廣志

本發(fā)明提供的集成電路的制造方法，主要包括了在淀積完結(jié)構(gòu)層后，在該結(jié)構(gòu)層上涂上有機涂層材料，形成有機涂層材料層；在刻蝕時，用經(jīng)過刻蝕形成圖案的有機涂層材料層作為掩模對該結(jié)構(gòu)層進行刻蝕。由于，該有機涂層材料具有流動性，在該有機涂層材料的上表面形成一平面，在該平面的基礎(chǔ)上再沉積相關(guān)材料厚度一致，進行刻蝕時關(guān)鍵尺寸——寬度一致，該集成電路的性能得到改善。

技術(shù)領(lǐng)域

本發(fā)明屬于半導(dǎo)體制造領(lǐng)域，涉及不平表面基礎(chǔ)上淀積層的刻蝕方法。

背景技術(shù)

在半導(dǎo)體制造過程中，在襯底材料上生長或淀積出相應(yīng)的材料，在一定形貌的基礎(chǔ)上，對相關(guān)材料進行刻蝕，從而形成相應(yīng)的電子元件并形成相應(yīng)的電路結(jié)構(gòu)。淀積是指薄膜淀積工藝，主要發(fā)展為物理氣相淀積和化學(xué)氣相淀積，淀積的特點在于層厚較均勻一致。在此過程中，由于某些電子元件的自身特征，會形成某表面有臺階等不平的現(xiàn)象，而淀積工藝的上述特點容易將該臺階面反映出每一淀積層臺階式起伏不平。參閱圖1a所示，展示了柵極的有源區(qū)和隔離區(qū)之間存在高度差。

現(xiàn)有技術(shù)的硬掩膜刻蝕工藝中，在柵氧化層上依次淀積上多晶硅、氮化硅、氧化硅、無定型碳、無氮介質(zhì)抗反射層，形成臺階起伏面，特別是無氮介質(zhì)抗反射層的起伏不平，導(dǎo)致了在其上涂布底部抗反射層的厚度不均勻，在隔離區(qū)域上較有源區(qū)域上薄。參閱圖1b所示，以光刻膠為掩膜對底部抗反射層進行刻蝕，形成在隔離區(qū)域上較有源區(qū)域上更細的底部抗反射層形貌；參閱圖1c所示，該底部抗反射層形貌會傳遞影響到該無氮介質(zhì)抗反射層，形成在隔離區(qū)域上較有源區(qū)域上更細的無氮介質(zhì)抗反射層形貌；參閱圖1d所示，以該無氮介質(zhì)抗反射層形貌為掩膜對無定型碳層進行刻蝕會導(dǎo)致該形貌進一步傳遞；參閱圖1e、圖1f所示，以該無定型碳層為掩膜進一步刻蝕氧化硅層、和氮化硅層，形成的該氧化硅層、和該氮化硅層的形貌也是在隔離區(qū)域上較有源區(qū)域上更細；參閱圖1g所示，去該除無定型碳層后各層的分布形態(tài)剖面圖；圖1b至圖1g展示了現(xiàn)有技術(shù)中柵極硬掩膜刻蝕工藝過程和工藝產(chǎn)品的關(guān)鍵尺寸示意。參閱圖1h所示，進行柵極切割及多晶硅刻蝕，得到柵極形貌。參閱圖1i所示，展示了按現(xiàn)有技術(shù)的工藝方法來進行柵極的加工最終的柵極關(guān)鍵尺寸的俯視圖，在有源區(qū)域和隔離區(qū)域上該柵極關(guān)鍵尺寸差異較大。由此可以看出，在集成電路制造中硬掩膜刻蝕工藝影響了關(guān)鍵尺寸，特別是在28nm工藝節(jié)點以下。由于，該柵極關(guān)鍵尺寸的不一致，導(dǎo)致了該晶體管的性能受到影響。

發(fā)明內(nèi)容

本發(fā)明提供一種集成電路的制造方法，其目的在于解決由于不平表面上材料刻蝕工藝導(dǎo)致關(guān)鍵尺寸不一致的問題，進而提高集成電路的性能。

為了達成前述目的，本發(fā)明提供了一種集成電路的制造方法，在淀積完結(jié)構(gòu)層后，在該結(jié)構(gòu)層上涂上有機涂層材料，形成有機涂層材料層；在刻蝕時，用經(jīng)過刻蝕形成圖案的有機涂層材料層作為掩模對該結(jié)構(gòu)層進行刻蝕。

優(yōu)選地，該有機涂層材料為耐高溫富碳涂層材料、低溫富碳涂層材料或光刻膠。

優(yōu)選地，該結(jié)構(gòu)層表面有臺階。

優(yōu)選地，該結(jié)構(gòu)層位于有源區(qū)和隔離區(qū)。

優(yōu)選地，該有機涂層材料層上表面為平面。

優(yōu)選地，該有機涂層材料層的厚度為

優(yōu)選地，在該有機涂層材料層上淀積無氮介質(zhì)抗反射層。

優(yōu)選地，該無氮介質(zhì)抗反射層的厚度為

優(yōu)選地，在該無氮介質(zhì)抗反射層上涂上底部抗反射層。

優(yōu)選地，該底部抗反射層的厚度為

優(yōu)選地，在該底部抗反射層上涂布光刻膠。

優(yōu)選地，該光刻膠的厚度為

優(yōu)選地，該結(jié)構(gòu)層包括多晶硅層、氮化硅層、氧化硅層，該集成電路包含一柵氧化層，在該柵氧化層上依次淀積多晶硅、氮化硅、氧化硅。