[發明專利]進行用于FINFET半導體裝置的鰭片切口蝕刻程序的方法

有效

• 申請號: 201811580409.X
• 申請日: 2018-12-24
• 公開（公告）號: CN110176431B
• 公開（公告）日: 2023-08-22
• 發明（設計）人: 莊磊;巴拉沙巴馬尼恩·波拉納斯哈拉恩;拉爾斯·賴柏曼;謝瑞龍;泰瑞斯·霍克
• 申請（專利權）人: 格芯(美國)集成電路科技有限公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238;H01L27/092
• 代理公司: 北京戈程知識產權代理有限公司 11314
• 代理人: 程偉;王錦陽

本發明涉及進行用于FINFET半導體裝置的鰭片切口蝕刻程序的方法，在用于制作集成電路的自對準鰭片切口程序中，使用犧牲柵極或外延形成的源極/漏極區作為蝕刻掩模，搭配鰭片切口蝕刻步驟，以移除所述鰭片不希望的部分。該程序不需要使用經光刻界定的蝕刻掩模也能將所述鰭片切割，使鰭片切口能夠精確且準確對準。

技術領域

本申請大體上涉及集成電路的制作，并且更特別的是為了FinFET半導體裝置的制造而進行鰭片切口蝕刻程序(fin?cut?etch?process)的方法。

背景技術

諸如鰭式場效晶體管(FinFET)的全空乏裝置為能夠將下一代柵極長度縮放到14納米及以下的候選裝置。鰭式場效晶體管(FinFET)呈現三維架構，其中晶體管通道(channel)在半導體襯底的表面上面隆起，而不是將通道定位在該表面處或正好低于該表面處。憑借隆起的通道，可使柵極環繞通道的諸側，從而改善裝置的靜電控制。

FinFET的制造通常利用自對準程序以使用選擇性蝕刻技術在襯底的表面上產生例如20nm寬或更窄的極薄鰭片。接著，沉積柵極結構以接觸各鰭片的多個表面，而在通道區上方形成多柵極架構。

鰭片通常是在規則性數組中形成。如圖1所示，可將多個鰭片12平行配置，舉例而言，并且組配成用來在相異裝置區內提供(多個)所欲電路。若要在同一襯底上界定單獨裝置，諸如4鰭片裝置20及2鰭片裝置24，舉例而言，可調整鰭片12的長度，并且通過選擇性移除一些鰭片或部分鰭片來劃分鰭片。在傳統的處理中，可使用鰭片切割掩模(圖未示)來界定鰭片切口區30，使得鰭片切割掩模包覆要保留的鰭片部分，并且使要移除的其他鰭片部分曝露。在界定鰭片切割屏蔽之后，蝕刻程序形成鰭片切割開口32，將曝露的鰭片部分從鰭片切口區30內移除。

然而，如圖1中示意性所見，與光光刻相關聯的圖案化限制，搭配在先進節點伴隨形成裝置的嚴格對準允差，可能導致鰭片切割掩模的對準不精確、及/或鰭片切口區30與配合切割開口32之間的逼真度不良。舉例而言，鰭片切口圖案化期間的圓角化可能損壞或移除欲保留的鰭片部分。在圖1的混合裝置中，4鰭片裝置區20內的鰭片12有部分可能非所欲地遭受移除。

發明內容

盡管有近期的發展，以高精確度與高準確度切割半導體鰭片的程序仍屬所欲，對于先進節點的裝置制造尤其如此。在用于制作集成電路的自對準鰭片切割程序中，如本文中所揭示，使用犧牲柵極或外延形成(epitaxially-formed)的源極/漏極區代替經光刻界定的鰭片切割掩模作為蝕刻掩模，搭配鰭片切口蝕刻，來移除鰭片不希望的部分。

根據本申請的具體實施例，一種裝置包括布置在半導體襯底上方的多個鰭片，其中所述鰭片包括源極/漏極區、及在所述源極/漏極區之間延展的通道區。該裝置更包括布置在所述源極/漏極區上方的源極/漏極接面、布置在所述源極/漏極接面上方的層間介電質、以及布置在所述通道區上方的功能性柵極堆棧，其中該多個鰭片其中至少一者具有切口區，該切口區內布置有介電填充層。

在該例示性裝置中，該介電填充層延展穿過該至少一個鰭片的整個厚度，以及該介電填充層的一對對置邊緣與(i)所述功能性柵極堆棧其中一者、或(ii)所述源極/漏極接面其中一者的邊緣對準。

一種形成裝置的方法包括在半導體襯底上方形成多個鰭片，在所述鰭片上方形成多個犧牲柵極堆棧，在所述犧牲柵極堆棧的側壁上方形成間隔物層，在所述鰭片介于諸相鄰間隔物層之間的曝露部分上方形成源極/漏極接面，以及在介于諸相鄰間隔物層之間的所述源極/漏極接面上方形成層間介電質。

在該層間介電質上方及所述犧牲柵極堆棧上方形成掩模層，以及在該掩模層中形成開口以界定鰭片切口區。使用該掩模層作為蝕刻掩模，本方法更包括選擇性蝕刻(i)位在該鰭片切口區內的所述犧牲柵極堆棧、或(ii)位在該鰭片切口區內的所述層間介電質及源極/漏極接面其中一者，以使位在該鰭片切口區內的所述鰭片曝露。通過蝕刻所述曝露的鰭片來形成鰭片切割開口，并且在所述鰭片切割開口內形成介電填充層。