[發明專利]非易失性存儲器及存儲系統

有效

• 申請號: 201811552726.0
• 申請日: 2018-12-19
• 公開（公告）號: CN110931066B
• 公開（公告）日: 2023-10-27
• 發明（設計）人: 山本健介;柳平康輔;渡邊郁彌;尾崎正一
• 申請（專利權）人: 鎧俠股份有限公司
• 主分類號: G11C11/40
• 分類號: G11C11/40;G11C11/409
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 楊林勳

本實施方式提供一種可抑制訓練結果的設定所需的時間增加的非易失性存儲器及存儲系統。實施方式的非易失性存儲器具備：存儲單元陣列，包含第1存儲區域及第2存儲區域；輸入輸出電路，構成為可與存儲器控制器通信；及控制電路。所述控制電路構成為，從所述存儲器控制器收到第1指令時，執行與所述輸入輸出電路相關的第1訓練動作，從所述存儲器控制器收到第2指令時，將所述第1訓練動作的第1結果存儲到所述第1存儲區域。

[相關申請]

本申請享受以日本專利申請2018-174423號(申請日：2018年9月19日)為基礎申請的優先權。本申請通過參考該基礎申請而包含基礎申請的所有內容。

技術領域

實施方式涉及一種非易失性存儲器及存儲系統。

背景技術

非易失性存儲器已知有一種包括NAND型閃速存儲器、及控制NAND型閃速存儲器的存儲器控制器的存儲系統。

發明內容

本實施方式提供一種能抑制訓練結果設定所需的時間增加的非易失性存儲器及存儲系統。

實施方式的非易失性存儲器具備：存儲單元陣列，包含第1存儲區域及第2存儲區域；輸入輸出電路，構成為可與存儲器控制器通信；及控制電路。所述控制電路構成為：若從所述存儲器控制器接收第1指令，便執行和所述輸入輸出電路相關的第1訓練動作，若從所述存儲器控制器接收第2指令，便將所述第1訓練動作的第1結果存儲到所述第1存儲區域。

附圖說明

圖1是用于說明第1實施方式的存儲系統的電源系統的構成的框圖。

圖2是用于說明第1實施方式的存儲系統的信號系統的構成的框圖。

圖3是用于說明第1實施方式的半導體存儲裝置的構成的框圖。

圖4是用于說明第1實施方式的半導體存儲裝置的存儲單元陣列的構成的電路圖。

圖5是用于說明第1實施方式的半導體存儲裝置的存儲單元陣列的存儲區域的框圖。

圖6是用于說明第1實施方式的半導體存儲裝置的輸入輸出電路的構成的框圖。

圖7是用于說明第1實施方式的半導體存儲裝置的輸入電路的構成的電路圖。

圖8是用于說明第1實施方式的半導體存儲裝置的輸出電路的構成的電路圖。

圖9是用于說明第1實施方式的存儲系統中的接口訓練動作的訓練項目的指令序列。

圖10是用于說明第1實施方式的存儲系統中的接口訓練動作的訓練項目的指令序列。

圖11是用于說明第1實施方式的存儲系統中的包含接口訓練動作的一系列動作的流程圖。

圖12是用于說明第1實施方式的存儲系統中的接口訓練動作的指令序列。

圖13是用于說明第2實施方式的存儲系統中的包含接口訓練動作的一系列動作的流程圖。

圖14是用于說明第2實施方式的存儲系統中的接口訓練動作的指令序列。

圖15是用于說明第2實施方式的存儲系統中的接口訓練結果的設定變更動作的指令序列。

圖16是用于說明第2實施方式的存儲系統中的接口訓練結果的設定變更動作的指令序列。

圖17是用于說明第2實施方式的變化例的存儲系統中的包含接口訓練動作的一系列動作的流程圖。

圖18是用于說明第3實施方式的存儲系統中的包含接口訓練動作的一系列動作的流程圖。

圖19是用于說明第4實施方式的存儲系統中的包含接口訓練動作的一系列動作的流程圖。