[發(fā)明專利]一種六維離散超混沌系統(tǒng)及六維離散超混沌信號發(fā)生器

有效

• 申請?zhí)枺?/td>: 201811539746.4
• 申請日: 2018-12-14
• 公開（公告）號: CN109510699B
• 公開（公告）日: 2021-11-09
• 發(fā)明（設(shè)計）人: 王慶巖;陳威威;吳晨晨;康守強(qiáng);謝金寶;王玉靜
• 申請（專利權(quán)）人: 哈爾濱理工大學(xué)
• 主分類號: H04L9/00
• 分類號: H04L9/00
• 代理公司: 黑龍江立超同創(chuàng)知識產(chǎn)權(quán)代理有限責(zé)任公司 23217
• 代理人: 楊立超

1.一種六維離散超混沌信號發(fā)生器，所述六維離散超混沌信號發(fā)生器是基于六維離散超混沌系統(tǒng)來實(shí)現(xiàn)的，該系統(tǒng)由六個離散狀態(tài)方程產(chǎn)生，用于輸出六組混沌序列，其對應(yīng)的數(shù)學(xué)模型為：

式中，x(n)、y(n)、z(n)、q(n)、w(n)、p(n)為上一次(當(dāng)前時刻)迭代運(yùn)算得到的狀態(tài)變量，x(n+1)、y(n+1)、z(n+1)、q(n+1)、w(n+1)、p(n+1)為下一次(下一時刻)迭代運(yùn)算得到的狀態(tài)變量；mod(·,·)表示取模運(yùn)算，即表示括號中前者對后者取模；

其特征在于，所述混沌信號發(fā)生器包括電源單元、時鐘單元、復(fù)位單元、FPGA數(shù)字電路單元、JTAG下載單元和輸出端口；電源單元用于為FPGA數(shù)字電路單元供電；時鐘單元用于為FPGA數(shù)字電路單元提供時鐘信號；復(fù)位單元用于FPGA數(shù)字電路單元的硬件復(fù)位：在對FPGA數(shù)字電路單元作上電或者復(fù)位操作時，F(xiàn)PGA數(shù)字電路單元的時序邏輯部分的寄存器按照設(shè)定的初值輸出，并會在主時鐘的上升沿時更新寄存器內(nèi)的值；

FPGA數(shù)字電路單元用于生成六維離散超混沌系統(tǒng)，從而對應(yīng)產(chǎn)生六路離散超混沌信號；JTAG下載單元用于燒寫程序；

所述FPGA數(shù)字電路單元部分包括：PLL分頻單元、混沌信號生成單元和輸出選擇單元；PLL分頻單元用于為混沌信號生成單元、輸出選擇單元提供時鐘信號；混沌信號生成單元用于混沌系統(tǒng)初始值給定、六維離散超混沌系統(tǒng)數(shù)學(xué)模型的描述以及輸出迭代值和標(biāo)志信號；輸出選擇單元用于選擇輸出截取后的迭代值；

所述混沌信號生成單元用于六維離散超混沌系統(tǒng)數(shù)學(xué)模型的描述，包括浮點(diǎn)數(shù)乘法運(yùn)算、浮點(diǎn)數(shù)加法運(yùn)算、取模運(yùn)算、輸出值和反饋值截取以及輸出值校正；使用Verilog語言編寫狀態(tài)機(jī)實(shí)現(xiàn)上述運(yùn)算，狀態(tài)機(jī)包括：

S0狀態(tài)：在主時鐘的上升沿，時序邏輯電路檢測到狀態(tài)為S0，則將輸出標(biāo)志信號置低，計算方程組(1)中各個方程的第一、二、三、四、五、六項，作浮點(diǎn)數(shù)乘法運(yùn)算，同時計算第七項的取模運(yùn)算，并將計算結(jié)果輸入寄存器暫存，同時狀態(tài)機(jī)跳轉(zhuǎn)到S1狀態(tài)，若主時鐘上升沿沒有到來，則保持在當(dāng)前狀態(tài)不做跳轉(zhuǎn)；

S1狀態(tài)：在主時鐘的上升沿，時序邏輯電路檢測到狀態(tài)為S1，則將S0狀態(tài)計算得到的7組結(jié)果按照方程組(1)分別依次進(jìn)行求和，作浮點(diǎn)數(shù)加法、減法運(yùn)算，并將結(jié)果輸入寄存器暫存，同時狀態(tài)機(jī)跳轉(zhuǎn)到S2狀態(tài)，若主時鐘上升沿沒有到來，則保持在當(dāng)前狀態(tài)不做跳轉(zhuǎn)，否則，跳轉(zhuǎn)到S0狀態(tài)；

S2狀態(tài)：在主時鐘的上升沿，時序邏輯電路檢測到狀態(tài)為S2，則將S1狀態(tài)計算得到的6個結(jié)果分別作兩種運(yùn)算：一是按精度對6個結(jié)果作截取，計算結(jié)果為100bits的二進(jìn)制數(shù)，最高位作為符號位，取符號位作為截取結(jié)果的最高位，取第68bit到第20bit作為截取結(jié)果的剩余位，最終截取結(jié)果為50bits，并將結(jié)果輸入寄存器暫存，作為S0狀態(tài)計算的迭代值，二是對6個結(jié)果作輸出校正，每個結(jié)果均加上相同的校正值，同時對計算結(jié)果作相同精度截取，并將結(jié)果輸入另外一組寄存器暫存，作為S3狀態(tài)的迭代值，同時狀態(tài)機(jī)跳轉(zhuǎn)到S3狀態(tài)，若主時鐘上升沿沒有到來，則保持在當(dāng)前狀態(tài)不做跳轉(zhuǎn)，否則，跳轉(zhuǎn)到S0狀態(tài)；

S3狀態(tài)：在主時鐘的上升沿，時序邏輯電路檢測到狀態(tài)為S3，則將S2狀態(tài)校正后的6個狀態(tài)變量的高32位結(jié)果輸出，并將輸出標(biāo)志信號置高，同時狀態(tài)機(jī)跳轉(zhuǎn)到S0狀態(tài)，作下一輪迭代計算，若主時鐘上升沿沒有到來，則保持在當(dāng)前狀態(tài)不做跳轉(zhuǎn)，否則，跳轉(zhuǎn)到S0狀態(tài)。

2.根據(jù)權(quán)利要求1所述的一種六維離散超混沌信號發(fā)生器，其特征在于，所述FPGA數(shù)字電路單元實(shí)現(xiàn)所使用的FPGA芯片為Cyclone IV系列，型號為EP4CE115F29C7N。

3.根據(jù)權(quán)利要求2所述的一種六維離散超混沌信號發(fā)生器，其特征在于，所述信號發(fā)生器還包括獨(dú)立按鍵，獨(dú)立按鍵用于切換六路離散超混沌信號輸出，F(xiàn)PGA數(shù)字電路單元同一時刻通過輸出端口輸出一路離散超混沌信號。