[發明專利]一種HD-SDI/3G-SDI收發及實時畫中畫切換輸出處理方法

有效

• 申請號: 201811504233.X
• 申請日: 2018-12-10
• 公開（公告）號: CN109587421B
• 公開（公告）日: 2021-03-12
• 發明（設計）人: 顧先軍;胡彥多
• 申請（專利權）人: 南京威翔科技有限公司
• 主分類號: H04N5/45
• 分類號: H04N5/45;H04N5/46;H04N5/765;H04N5/907;H04N5/91
• 代理公司: 上海精晟知識產權代理有限公司 31253
• 代理人: 馮子玲

1.一種HD-SDI/3G-SDI收發及實時畫中畫切換輸出處理方法，其特征在于：包括如下步驟：

步驟1：建立視頻采集裝置、視頻處理裝置和顯示屏，視頻采集裝置包括HD-SDI接口的720P50攝像頭和3G-SDI接口的1080P50攝像頭，視頻處理單元包括FPGA控制器及其外圍電路，顯示器連接FPGA處理器，HD-SDI接口的720P50攝像頭和3G-SDI接口的1080P50攝像頭分別通過HD-SDI接口和3G-SDI接口與FPGA控制器通信；

步驟2：在FPGA控制器中建立兩個行數據寫緩存存儲器Hsync_FIFO_WR_Buffer、圖像中心視場緩存模塊PIP_Frame_Ctrl、FPGA仲裁控制模塊Arbitration、存儲器DDR3_Wrapper、流處理模塊VIP_Ctrl和輸出模塊SDI_TX；

流處理模塊VIP_Ctrl包括行數據讀緩存Hsync_FIFO_RD_Buffer、時序控制器Test_Patten_Generate和視頻格式轉換器FVH_Gen；

步驟3：頻采集裝置將采集到的720P視頻流數據和1080P視頻流數據分別通過HD-SDI接口和3G-SDI接口收入到FPGA控制器中；

步驟4：FPGA控制器中的兩個行數據寫緩存存儲器Hsync_FIFO_WR_Buffer一個存儲720P視頻流數據、另一個存儲1080P視頻流數據；

步驟5：FPGA仲裁控制模塊Arbitration向圖像中心視場緩存模塊PIP_Frame_Ctrl發送控制字PIP_EN和控制字PIP_SEL，圖像中心視場緩存模塊PIP_Frame_Ctrl判斷控制字PIP_EN的值：若PIP_EN＝0，則為不進行圖像疊加處理，執行步驟6；若PIP_EN＝1，則為進行圖像疊加處理，執行步驟7；

步驟6：圖像中心視場緩存模塊PIP_Frame_Ctrl不緩存視頻流數據，判斷控制字PIP_SEL是否為0：是，則緩存1080P視頻流數據的行數據寫緩存存儲器Hsync_FIFO_WR_Buffer將1080P視頻流數據寫入到存儲器DDR3_Wrapper中；不是，則則緩存720P視頻流數據的行數據寫緩存存儲器Hsync_FIFO_WR_Buffer將720P視頻流數據寫入到存儲器DDR3_Wrapper中，執行步驟9；

步驟7：判斷控制字PIP_SEL是否為1：是，則圖像中心視場緩存模塊PIP_Frame_Ctrl以480x384的像素緩存720P視頻流數據，FPGA仲裁控制模塊Arbitration讀取1080P視頻流數據，在1080P視頻流數據每一幀的右下角均剪切出一個480x384區域，并將圖像中心視場緩存模塊PIP_Frame_Ctrl中緩存的480x384的像素的視頻流數據疊加并替代所述剪切出的480x384區域，生成合成后的視頻流數據，執行步驟8；否，則圖像中心視場緩存模塊PIP_Frame_Ctrl以480x384的像素緩存1080P視頻流數據，FPGA仲裁控制模塊Arbitration讀取720P視頻流數據，在720P視頻流數據每一幀的右下角均剪切出一個480x384區域，并將圖像中心視場緩存模塊PIP_Frame_Ctrl中緩存的480x384的像素的視頻流數據疊加并替代所述剪切出的480x384區域，生成合成后的視頻流數據，執行步驟8；

步驟8：FPGA仲裁控制模塊Arbitration將所述合成后的視頻流數據存儲到存儲器DDR3_Wrapper中；

步驟9：當控制字PIP_SEL＝0時，FPGA仲裁控制模塊Arbitration向輸出模塊SDI_TX發送控制字SDI_CHANGE＝0，此時輸出模塊SDI_TX向流處理模塊VIP_Ctrl發出148.5MHz的讀取時鐘，流處理模塊VIP_Ctrl中的時序控制器Test_Patten_Generate根據該148.5MHz的讀取時鐘產生1920x1080P50行場同步時序，行數據讀緩存Hsync_FIFO_RD_Buffer根據1920x1080P50行場同步時序讀取存儲器DDR3_Wrapper中存儲的圖像流數據，并將數據發送給視頻格式轉換器FVH_Gen，視頻格式轉換器FVH_Gen將圖像流數據轉換為輸出模塊SDI_TX所需要的數據格式；

步驟10：當控制字PIP_SEL＝1時，FPGA仲裁控制模塊Arbitration向輸出模塊SDI_TX發送控制字SDI_CHANGE＝1，此時輸出模塊SDI_TX向流處理模塊VIP_Ctrl發出74.25MHz的讀取時鐘，流處理模塊VIP_Ctrl中的時序控制器Test_Patten_Generate根據該74.25MHz的讀取時鐘產生1280×720P50行場同步時序，行數據讀緩存Hsync_FIFO_RD_Buffer根據1280×720P50行場同步時序讀取存儲器DDR3_Wrapper中存儲的圖像流數據，并將數據發送給視頻格式轉換器FVH_Gen，視頻格式轉換器FVH_Gen將圖像流數據轉換為輸出模塊SDI_TX所需要的數據格式；

步驟11：顯示器接收輸出模塊SDI_TX發送過來的數據，并顯示圖像。