[發明專利]帶有分段集電極的內部堆疊的NPN

在審

• 申請號: 201811492073.1
• 申請日: 2018-12-07
• 公開（公告）號: CN109935629A
• 公開（公告）日: 2019-06-25
• 發明（設計）人: H·L·愛德華茲;A·A·塞爾曼
• 申請（專利權）人: 德克薩斯儀器股份有限公司
• 主分類號: H01L29/08
• 分類號: H01L29/08;H01L27/02;H01L27/082;H01L21/8222
• 代理公司: 北京紀凱知識產權代理有限公司 11245
• 代理人: 趙志剛;魏利娜

本申請公開帶有分段集電極的內部堆疊的NPN。集成電路(100)包括堆疊的NPN(104)，其具有連接到下部NPN(108)的上部NPN(106)。上部NPN(106)包括上部集電極(110)、上部基極(112)和上部發射極(114)。下部NPN(108)包括下部集電極(116)、下部基極(118)和下部發射極(120)。上部集電極(110)包括在下部發射極(120)的相對側上的集電極段(122)、(124)。集電極段(122)、(124)由集電極分隔器(126)、(132)橫向分隔，集電極分隔器(126)、(132)與集電極段(126)、(132)中的定向方向(128)對齊。上部集電極(110)不具有與定向方向(128)交叉的集電極分隔器。

技術領域

本公開涉及集成電路領域。更具體地，本公開涉及集成電路中的堆疊的NPN雙極晶體管對。

背景技術

集成電路可以包括鉗位電路，以減小受保護線路上的電壓應力，例如，在靜電放電(ESD)事件期間。鉗位電路可以包括堆疊的NPN雙極晶體管對(堆疊的NPN)，其具有與下部NPN雙極晶體管(下部NPN)串聯的上部NPN雙極晶體管(上部NPN)，其中上部NPN的集電極耦合到受保護線路，上部NPN的發射極耦合到下部NPN的集電極，并且下部NPN的發射極耦合到集成電路的接地節點。鉗位電路的期望特性可以包括ESD事件期間的低電阻和均勻電流分布、堆疊的NPN的低面積和一致的擊穿電壓。集成電路可以包括模擬電路，并且可以包括互補金屬氧化物半導體(CMOS)晶體管的邏輯電路，并且可能希望將鉗位電路集成在集成電路中而不引入額外的工藝步驟。然而，在集成電路配置中，在具有先進CMOS晶體管的集成電路中實現該電阻值、電流均勻性和擊穿電壓是具有挑戰性的。

發明內容

本公開引入了一種集成電路，該集成電路包括堆疊的NPN雙極晶體管對(堆疊的NPN)，其具有連接到下部NPN雙極晶體管(下部NPN)的上部NPN雙極晶體管(上部NPN)。上部NPN包括集電極(上部集電極)、基極(上部基極)和發射極(上部發射極)。下部NPN包括集電極(下部集電極)、基極(下部基極)和發射極(下部發射極)。上部發射極耦合到下部集電極。

上部集電極包括集電極段。每個集電極段具有指向下部發射極的定向方向。集電極段由集電極分隔器橫向分隔。每個集電極分隔器與相鄰集電極段的定向方向對齊。集電極分隔器阻止上部集電極中的與集電極分隔器交叉流動的電流。每個集電極段沿著通過該集電極段的定向方向是連續的。也就是說，上部集電極不具有與定向方向交叉的集電極分隔器。集電極段位于下部發射極的至少兩個相對側上。公開了一種形成集成電路的方法。

附圖說明

圖1A和圖1B是包括堆疊的NPN的示例集成電路的視圖。

圖2A至圖2F是包括堆疊的NPN的集成電路的橫截面，其以示例形成方法的階段進行描繪。

圖3是包括堆疊的NPN的另一示例集成電路的頂視圖。

具體實施方式

參考附圖描述本公開。附圖未按比例繪制，并且它們僅被提供用于說明本公開。下面參考用于說明的示例應用來描述本公開的若干方面。應該理解，闡述了許多具體細節、關系和方法以提供對本公開的理解。本公開不限于所說明的動作或事件的排序，因為一些動作可以以不同的順序發生和/或與其他動作或事件同時發生。此外，并非所有說明的動作或事件都是實現根據本公開的方法所必需的。

集成電路包括具有第一NPN(下文中稱為上部NPN)的堆疊的NPN，上部NPN連接到第二NPN(下文稱為下部NPN)。上部NPN包括第一集電極(下文稱為上部集電極)、第一基極(下文稱為上部基極)和第一發射極(下文稱為上部發射極)。下部NPN包括第二集電極(下文稱為下部集電極)、第二基極(下文稱為下部基極)和第二發射極(下文稱為下部發射極)。上部發射極可以與下部集電極鄰接。堆疊的NPN可以是受保護線路和接地線之間的鉗位電路的一部分，以，例如，在ESD事件期間減小受保護線路上的電壓應力。