[發明專利]時間測量裝置及方法

在審

• 申請號: 201811435173.0
• 申請日: 2018-11-28
• 公開（公告）號: CN109450584A
• 公開（公告）日: 2019-03-08
• 發明（設計）人: 陳慶邦;劉晶;趙旭陽;王紹偉;陸海威
• 申請（專利權）人: 上海東土遠景工業科技有限公司
• 主分類號: H04J3/06
• 分類號: H04J3/06;H04L12/26
• 代理公司: 北京品源專利代理有限公司 11332
• 代理人: 孟金喆

本發明實施例公開了一種時間測量裝置及方法，包括：時間測量電路、FPGA電路、以及主處理器；時間測量電路分別與FPGA電路及至少兩個待測設備相連，用于同時獲取至少兩個待測設備的時間信號，并發送至FPGA電路；FPGA電路與主處理器相連，用于分別從至少兩個待測設備的時間信號中提取相應待測設備的時間信息，并發送至主處理器；主處理器，用于根據各待測設備的時間信息計算各待測設備的時間值，并計算各待測設備的時間值相對于基準時間值的偏差時間值，本發明實施例的技術方案，能夠基于同一時間測量基準點計算各待測設備的時間偏差，提高待測設備的時間偏差的準確性和可參考性。

技術領域

本發明實施例涉及信號測量領域，尤其涉及一種時間測量裝置及方法。

背景技術

隨著電力、通訊等行業的自動化水平越來越高，時間同步問題作為這些行業自動化系統的運行基礎，得到了越來越多的重視，統一且精確的運行時間是保證系統安全運行以及提高運行水平的重要因素。

目前，各電壓等級變電站及調度管理機構一般使用時間測試儀檢測設備的偏差時間，其方法為：單次測量一個設備的時間偏差，經過多次測量獲取所有設備的時間偏差信息，從而達到對所有設備的運行時間進行監控、警告和調整的目的。

現有技術中，由于外部時間源或者時間測試儀自身的問題，時間測試儀的基準時間可能存在抖動誤差，這就可能造成每次測量的基準點不準確，無法對所有待測設備進行高精度的時間管理。

發明內容

本發明實施例提供一種時間測量裝置及方法，以實現統一時間測量基準點以及高精度測量時間數據。

第一方面，本發明實施例提供了一種時間測量裝置，包括：時間測量電路、FPGA(Field－Programmable Gate Array，現場可編程門陣列)電路、以及主處理器；

所述時間測量電路分別與所述FPGA電路及至少兩個待測設備相連，用于同時獲取至少兩個所述待測設備的時間信號，并發送至所述FPGA電路，其中，所述時間測量電路包括至少兩路時間測量單元，每路所述時間測量單元均與所述FPGA電路相連，且分別與一個所述待測設備相連，以獲取相應待測設備的時間信號；

所述FPGA電路與所述主處理器相連，用于分別從至少兩個所述待測設備的時間信號中提取相應待測設備的時間信息，并發送至所述主處理器；

所述主處理器，用于根據各所述待測設備的時間信息計算各所述待測設備的時間值，并計算各所述待測設備的時間值相對于基準時間值的偏差時間值。

第二方面，本發明實施例還提供了一種時間測量方法，包括；

時間測量電路同時獲取至少兩個待測設備的時間信號，并發送至FPGA電路，其中，所述時間測量電路包括至少兩路時間測量單元，每路所述時間測量單元從與其連接的所述待測設備中獲取相應的時間信號；

所述FPGA電路分別從至少兩個所述待測設備的時間信號中提取相應待測設備的時間信息，并發送至所述主處理器；

所述主處理器根據各所述待測設備的時間信息計算各所述待測設備的時間值，并計算各所述待測設備的時間值相對于基準時間值的偏差時間值。

本發明實施例通過將時間測量電路分別與FPGA電路及至少兩個待測設備相連，用于同時獲取至少兩個所述待測設備的時間信號，并發送至FPGA電路；將FPGA電路與主處理器相連，用于分別從至少兩個待測設備的時間信號中提取相應待測設備的時間信息，并發送至主處理器；主處理器用于根據各待測設備的時間信息計算各待測設備的時間值，并計算各待測設備的時間值相對于基準時間值的偏差時間值，從而形成一種時間測量裝置，解決了現有技術不能同時測量多個設備的時間偏差，時間測量基準點不統一的問題，能夠基于同一時間測量基準點計算各待測設備的時間偏差，提高待測設備的時間偏差的準確性和可參考性。

附圖說明