[發明專利]3D存儲器件的制造方法及3D存儲器件

有效

• 申請號: 201811389175.0
• 申請日: 2018-11-21
• 公開（公告）號: CN109712980B
• 公開（公告）日: 2023-08-08
• 發明（設計）人: 楊永剛;蔣陽波;徐融;夏余平;張珍珍;鄭曉芬;劉開源
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H10B41/30
• 分類號: H10B41/30;H10B41/20;H10B43/30;H10B43/20
• 代理公司: 北京成創同維知識產權代理有限公司 11449
• 代理人: 蔡純;馮麗欣

本申請公開了一種3D存儲器件的制造方法及3D存儲器件。該3D存儲器件的制造方法包括：在襯底上方形成柵疊層結構；形成貫穿所述柵疊層結構的多個溝道孔，向所述多個溝道孔的側壁和底部沉積溝道層；氧化部分厚度的所述溝道層，以形成氧化層；以及去除所述氧化層，其中，所述氧化層與氧化前的所述溝道層在各位置處的厚度變化趨勢相同。該制造方法通過氧化部分厚度的溝道層，可以方便控制溝道層在各處的厚度，以提高溝道層厚度的相似度，避免出現溝道層厚度不均的問題，從而提高3D存儲器件的良率和可靠性。

技術領域

本發明涉及存儲器技術，更具體地，涉及3D存儲器件的制造方法及3D存儲器件。

背景技術

存儲器件的存儲密度的提高與半導體制造工藝的進步密切相關。隨著半導體制造工藝的特征尺寸越來越小，存儲器件的存儲密度越來越高。為了進一步提高存儲密度，已經開發出三維結構的存儲器件(即，3D存儲器件)。3D存儲器件包括沿著垂直方向堆疊的多個存儲單元，在單位面積的晶片上可以成倍地提高集成度，并且可以降低成本。

現有的3D存儲器件主要用作非易失性的閃存。兩種主要的非易失性閃存技術分別采用NAND和NOR結構。與NOR存儲器件相比，NAND存儲器件中的讀取速度稍慢，但寫入速度快，擦除操作簡單，并且可以實現更小的存儲單元，從而達到更高的存儲密度。因此，采用NAND結構的3D存儲器件獲得了廣泛的應用。

現有技術中，在制造3D存儲器件時，采用疊層結構提供選擇晶體管和存儲晶體管的柵極導體，采用單溝道組(Single?Channel?Formation,SCF)結構形成具有存儲功能的存儲單元串。在形成溝道孔側壁結構時，在形成ONOP(氧化物-氮化物-氧化物-多晶硅)結構之后，采用濕法蝕刻對多晶硅進行回刻(Etch?back)。濕法蝕刻是各向同性的蝕刻方法，會均勻蝕刻位于溝道孔底部和側壁以及位于堆疊結構頂部的多晶硅。由于在形成多晶硅的過程中，往往位于溝道孔各處位置的多晶硅的厚度會具有一定差異，因此在濕法蝕刻之后，厚度的差異仍然存在，并且厚度的相似度(Similarity?Condition,SC)會進一步降低。最終形成的多晶硅的厚度的相似度過低，會影響溝道電流、電場強度分布、亞閾值斜率等電學性能，從而嚴重影響3D存儲器件的整體性能。

期望進一步改進3D存儲器件的結構及其制造方法，從而提高3D存儲器件的良率和可靠性。

發明內容

鑒于上述問題，本發明的目的在于提供一種3D存儲器件的制造方法及3D存儲器件，其中，在形成ONOP結構之后，對溝道層表面進行氧化，以形成氧化層，以及去除氧化層，從而提高多晶硅的厚度的相似度。

根據本發明的一方面，提供一種3D存儲器件的制造方法，其特征在于，包括：在襯底上方形成柵疊層結構；形成貫穿所述柵疊層結構的多個溝道孔，向所述多個溝道孔的側壁和底部沉積溝道層；氧化部分厚度的所述溝道層，以形成氧化層；以及去除所述氧化層，其中，所述氧化層與氧化前的所述溝道層在各位置處的厚度變化趨勢相同。

優選地，還包括：在所述多個溝道孔的側壁形成阻擋層、存儲層和隧穿層，所述阻擋層、存儲層和隧穿層位于所述溝道孔的側壁與所述溝道層之間。

優選地，還包括：在所述多個溝道孔底部形成外延層，所述外延層與所述溝道層鄰接。

優選地，所述柵疊層結構形成于襯底上方，所述柵疊層結構包括交替堆疊的多個柵極導體層和多個層間絕緣層，所述外延層延伸至所述襯底。

優選地，位于所述溝道孔的上部側壁的所述溝道層厚度大于位于所述溝道孔的下部側壁的所述溝道層厚度。

優選地，位于所述溝道孔的上部側壁的所述氧化層厚度大于位于所述溝道孔的下部側壁的所述氧化層厚度。

優選地，位于所述溝道孔的上部側壁的所述氧化層厚度與位于所述溝道孔的下部側壁的所述氧化層厚度的差值等于位于所述溝道孔上部的所述溝道層厚度與位于所述溝道孔的下部側壁的所述溝道層厚度的差值。