[發明專利]一種采用2T2R混合結構的物理不可克隆函數電路

有效

• 申請號: 201811328058.3
• 申請日: 2018-11-08
• 公開（公告）號: CN109547207B
• 公開（公告）日: 2021-10-22
• 發明（設計）人: 張會紅;陳鑫輝;潘釗
• 申請（專利權）人: 寧波大學
• 主分類號: H04L9/32
• 分類號: H04L9/32
• 代理公司: 寧波奧圣專利代理有限公司 33226
• 代理人: 方小惠

1.一種采用2T2R混合結構的物理不可克隆函數電路，其特征在于包括驅動譯碼電路、時序控制電路、差分放大器陣列和PUF陣列，所述的驅動譯碼電路具有時鐘端、使能端、5位并行數據輸入端、用于輸出第一驅動信號的第一輸出端、用于輸出第二驅動信號的第二輸出端和32位并行數據輸出端，所述的時序控制電路具有用于接入第一驅動信號的第一驅動端、用于接入第二驅動信號的第二驅動端、用于輸出第一時序控制信號的第一輸出端、用于輸出第二時序控制信號的第二輸出端和用于輸出第三時序控制信號的第三輸出端，所述的差分放大器陣列具有第一控制端、第二控制端、第三控制端、第一輸入端、第二輸入端、32位并行數據輸入端、32位反相并行數據輸入端、32位并行數據輸出端和32位反相并行數據輸出端，所述的PUF陣列由m×m個PUF單元按照m行m列的方式排布形成，m=32，每個所述的PUF單元分別具有字線端、位線端和反相位線端，位于第j行的32個所述的PUF單元的字線端連接且其連接端為所述的PUF陣列的第j行字線端，j=1，2，3，…，32，位于第k列的32個所述的PUF電路的位線端連接且其連接端為所述的PUF陣列的第k列的位線端，位于第k列的32個所述的PUF單元的反相位線端連接且其連接端為所述的PUF陣列的第k列的反相位線端，k=1，2，3，…，32；所述的驅動譯碼電路的時鐘端用于接入時鐘信號，所述的驅動譯碼電路的使能端用于接入使能信號，所述的驅動譯碼電路的5位并行數據輸入端用于接入5位并行輸入數據，所述的差分放大器陣列的第一輸入端用于接入放電控制信號，所述的差分放大器陣列的第二輸入端用于接入鉗位電壓信號，所述的驅動譯碼電路的第一輸出端與所述的時序控制電路的第一驅動端連接，所述的驅動譯碼電路的第二輸出端與所述的時序控制電路的第二驅動端連接，所述的驅動譯碼電路的32位并行數據輸出端的第j位與所述的PUF陣列的第j行字線端連接，所述的PUF陣列的第k列的位線端和所述的差分放大器陣列的32位并行數據輸入端的第k位連接，所述的PUF陣列的第k列的反相位線端和所述的差分放大器陣列的32位反相并行數據輸入端的第k位連接，所述的差分放大器陣列的32位并行數據輸出端輸出32位并行輸出數據，所述的差分放大器陣列的32位反相并行數據輸出端輸出32位反相并行輸出數據；

每個所述的PUF單元分別包括第一憶阻器、第二憶阻器、第一NMOS管和第二NMOS管，所述的第一憶阻器的一端為所述的PUF單元的位線端，所述的第一憶阻器的另一端和所述的第一NMOS管的漏極連接，所述的第二憶阻器的一端為所述的PUF單元的反相位線端，所述的第二憶阻器的另一端和所述的第二NMOS管的漏極連接，所述的第一NMOS管的柵極和所述的第二NMOS管的柵極連接且其連接端為所述的PUF單元的字線端，所述的第一NMOS管的源極和所述的第二NMOS管的源極均接地；

所述的差分放大器陣列由32個差分放大器單元組成，每個所述的差分放大器單元分別具有第一控制端、第二控制端、第三控制端、第一輸入端、第二輸入端、第三輸入端、第四輸入端、輸出端和反相輸出端，32個所述的差分放大器單元的第一控制端連接且其連接端為所述的差分放大器陣列的第一控制端，32個所述的差分放大器單元的第二控制端連接且其連接端為所述的差分放大器陣列的第二控制端，32個所述的差分放大器單元的第三控制端連接且其連接端為所述的差分放大器陣列的第三控制端，32個所述的差分放大器單元的第一輸入端連接且其連接端為所述的差分放大器陣列的第一輸入端，32個所述的差分放大器單元的第二輸入端連接且其連接端為所述的差分放大器陣列的第二輸入端，第p個所述的差分放大器單元的第三輸入端為所述的差分放大器陣列的32位并行數據輸入端的第p位，第p個所述的差分放大器單元的第四輸入端為所述的差分放大器陣列的32位反相并行數據輸入端的第p位，第p個所述的差分放大器單元的輸出端為所述的差分放大器陣列的32位并行數據輸出端的第p位，第p個所述的差分放大器單元的反相輸出端為所述的差分放大器陣列的32位反相并行數據輸出端的第p位，p=1，2，…，32；

每個所述的差分放大器單元分別包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第一二輸入與非門和第二二輸入與非門，所述的第一二輸入與非門和所述的第二二輸入與非門分別具有第一輸入端、第二輸入端和輸出端，所述的第一PMOS管的源極、所述的第二PMOS管的源極、所述的第三PMOS管的源極和所述的第四PMOS管的源極均接電源，所述的第一PMOS管的柵極為所述的差分放大器單元的第一控制端，所述的第一PMOS管的漏極、所述的第二PMOS管的漏極、所述的第三PMOS管的柵極、所述的第三NMOS管的漏極、所述的第五NMOS管的漏極、所述的第七NMOS管的柵極和所述的第一二輸入與非門的第一輸入端連接，所述的第二PMOS管的柵極、所述的第五NMOS管的柵極、所述的第三PMOS管的漏極、所述的第七NMOS管的漏極、所述的第四PMOS管的漏極、所述的第八NMOS管的漏極和所述的第二二輸入與非門的第二輸入端連接，所述的第四PMOS管的柵極為所述的差分放大器單元的第二控制端，所述的第三NMOS管的柵極和所述的第八NMOS管的柵極連接且其連接端為所述的差分放大器單元的第二輸入端，所述的第三NMOS管的源極和所述的第四NMOS管的漏極連接且其連接端為所述的差分放大器單元的第三輸入端，所述的第四NMOS管的柵極和所述的第九NMOS管的柵極連接且其連接端為所述的差分放大器單元的第一輸入端，所述的第四NMOS管的源極接地，所述的第五NMOS管的源極、所述的第七NMOS管的源極和所述的第六NMOS管的漏極連接，所述的第六NMOS管的柵極為所述的差分放大器單元的第三控制端，所述的第六NMOS管的源極接地，所述的第八NMOS管的源極和所述的第九NMOS管的漏極連接且其連接端為所述的差分放大器單元的第四輸入端，所述的第九NMOS管的源極接地，所述的第一二輸入與非門的輸出端和所述的第二二輸入與非門的第一輸入端連接且其連接端為所述的差分放大器單元的輸出端，所述的第一二輸入與非門的第二輸入端和所述的第二二輸入與非門的輸出端連接且其連接端為所述的差分放大器單元的反相輸出端。