[發明專利]一種消除受Ledge影響信號邊沿斜率值的方法及裝置

有效

• 申請號: 201811293504.1
• 申請日: 2018-11-01
• 公開（公告）號: CN109583029B
• 公開（公告）日: 2022-02-18
• 發明（設計）人: 武寧
• 申請（專利權）人: 鄭州云海信息技術有限公司
• 主分類號: G06F30/20
• 分類號: G06F30/20;G06F17/15;G06F17/18;G06F113/18
• 代理公司: 濟南誠智商標專利事務所有限公司 37105
• 代理人: 王汝銀

本發明為了解決現有技術中時鐘信號測試受ledge影響邊沿斜率值的問題，提出一種消除受Ledge影響信號邊沿斜率值的方法，通過采用此方法，可通過沿用現有的量測波形方案，在芯片封裝外圍采集波形，并對量測波形進行求取一階導數并對一階導數求取平均值，得到斜率波形后經過加法運算，以此計算出等效于芯片封裝Die終端上的信號邊沿斜率值，本發明還提出一種消除受Ledge影響信號邊沿斜率值的裝置，消除信號反射帶來的測量信號波形邊沿產生的Ledge對量測數據準確度的影響，提高了時鐘信號測試數據的精度，準確地判斷評估研發設計的信號質量。

技術領域

本發明涉及一種消除信號邊沿斜率值的方法，尤其是涉及一種消除受Ledge影響信號邊沿斜率值的方法及裝置。

背景技術

在服務器產品設計開發時，對于系統互連的CLK時鐘周期信號通常會進行時域波形的斜率等指標測量，以判斷信號質量是否滿足系統性能評估測試要求，避免其因邊沿斜率指標不滿足要求，引起高速鏈路傳輸信號在芯片接收端采集信號碼元失效以及導致有效信號誤碼率提升等問題，造成其整高速鏈路有效傳輸系統帶寬降低及系統互連設備檢測不到等現狀問題發生。因而，系統CLK時鐘信號設計質量在測試階段的管控，在產品開發階段中是很重要的一個信號質量監控環節。

然而，在目前現有技術的主板CLK時鐘系統測試時，其測量時鐘波形的探測點無法放到接收芯片的終端，也就是接收芯片內部的Die(芯片封裝內部的半導體芯片裸片)上，而只能在PCB板上芯片封裝器件的外圍找對應能接觸信號網絡的測試點，同時，此測試點建議盡可能靠近芯片接收端，如圖1所示，對系統互連CLK時鐘波形會按圖1所示的拓撲架構圖以芯片接收端外圍靠近芯片引腳的附近網絡點作為量測點，同時，建議芯片外圍的量測點距離盡可能靠近芯片引腳，以此減少芯片內部終端Die上的信號反射對其芯片外探測點量取波形數據精度的影響。

如圖2所示，針對圖1所示的互連拓撲進行模擬仿真，其時鐘信號在接收端Die和距離接收端一定距離外圍探測點上的時鐘上升邊沿波形如附圖2所示，由此可見，在探測點位置點上的時鐘上升沿波形存在明顯的Ledge(即層梯)現狀，其將引起信號上升時間的變長，造成上升邊沿斜率變慢的問題，因而，芯片內部Die端的信號反射會造成芯片封裝外的探測點上量測的信號波形在上升和下降沿波形上產生Ledge的問題，采用上述現有的測試方法，雖然信號探測點能靠近芯片接收引腳端，但當芯片封裝尺寸較大時，其信號探測點與芯片封裝內部Die之間的間距將會變長許多，其Ledge的長度隨信號探測點與芯片內部終端Die的間距增大而變長。因而，會嚴重影響到信號上升和下降邊沿時間的變長，使其信號邊沿的斜率變慢，以致于有可能其斜率指標不滿足系統性能評估測試定義要求，因其量測波形斜率不屬于芯片內部die終端的結果，導致測試數據精度的缺失，影響到了研發設計質量的判斷評估。因而，會給研發設計帶來信號質量難以評估的疑慮。

發明內容

本發明為了解決現有技術中時鐘信號測試受ledge影響邊沿斜率值的問題，提出一種消除受Ledge影響信號邊沿斜率值的方法，通過采用此方法，可通過沿用現有的量測波形方案，在芯片封裝外圍采集波形，并對量測波形進行求取一階導數并對一階導數求取平均值，得到斜率波形后經過加法運算，以此計算出等效于芯片封裝Die終端上的信號邊沿斜率值，消除信號反射帶來的測量信號波形邊沿產生的Ledge對量測數據準確度的影響，提高了時鐘信號測試數據的精度，準確地判斷評估研發設計的信號質量。

本發明第一方面提供了一種消除受Ledge影響信號邊沿斜率值的方法，包括：

對采集的信號的時鐘波形求取一階導數并對一階導數求取平均值，得到信號的時鐘波形的斜率波形；

選取信號時鐘波形的斜率波形的兩個波峰值或兩個波谷值相加，得到的數值之和即為等效芯片接收端的信號邊沿斜率數值。

結合第一方面，在第一方面第一種可能的實現方式中，在所述對采集的信號的時鐘波形求取一階導數并對一階導數求取平均值之前，還包括：選取芯片接收端外圍的網絡點作為量測點，用示波器采集信號的時鐘波形。