[發明專利]塊讀取計數電壓調整

在審

• 申請號: 201811290472.X
• 申請日: 2018-10-31
• 公開（公告）號: CN109727628A
• 公開（公告）日: 2019-05-07
• 發明（設計）人: H·R·桑吉迪;K·K·姆奇爾拉;G·S·阿爾薩蘇阿;A·馬爾謝;S·瑞特南;G·F·貝桑格;M·G·米勒
• 申請（專利權）人: 美光科技公司
• 主分類號: G11C16/26
• 分類號: G11C16/26;G11C16/34
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 王龍

在一些實例中，公開了方法、系統和機器可讀媒體，其通過基于讀取計數器移位用于讀取NAND單元中的值的讀取電壓來補償讀取干擾效應。例如，NAND存儲器裝置可以具有與NAND單元的群組(例如，頁、塊、超級塊)對應的讀取計數器。無論何時讀取所述群組中的NAND單元，都可以遞增所述讀取計數器。可以基于所述讀取計數器調整所述讀取電壓Vread以考慮讀取干擾電壓。

技術領域

背景技術

存儲器裝置通常作為計算機或其它電子裝置中的內部半導體集成電路提供。存在許多不同類型的存儲器，包含易失性和非易失性存儲器。

易失性存儲器需要電力來維持其數據，并且包含隨機存取存儲器(RAM)、動態隨機存取存儲器(DRAM)或同步動態隨機存取存儲器(SDRAM)等。

非易失性存儲器可以在未被供電時保留存儲的數據，并且包含快快閃存儲器儲器、只讀存儲器(ROM)、電可擦除可編程ROM(EEPROM)、靜態RAM(SRAM)、可擦除可編程ROM(EPROM)、電阻可變存儲器，例如相變隨機存取存儲器(PCRAM)、電阻式隨機存取存儲器(RRAM)、磁阻式隨機存取存儲器(MRAM)或3D XPoint^TM存儲器等。

快閃存儲器被用作用于各種電子應用的非易失性存儲器。快閃存儲器裝置通常包含一或多組單晶體管、浮動柵極或電荷阱存儲器單元，其允許高存儲器密度、高可靠性和低功耗。

兩種常見類型的快閃存儲器陣列架構包含NAND和NOR架構，以其中布置每一者的基本存儲器單元配置的邏輯形式命名。存儲器陣列的存儲器單元通常以矩陣排列。在實例中，陣列的行中的每一浮動柵極存儲器單元的柵極耦合到存取線(例如，字線)。在 NOR架構中，陣列的列中的每一存儲器單元的漏極耦合到數據線(例如，位線)。在NAND 架構中，陣列的串中的每一存儲器單元的漏極在源極線與位線之間以源極到漏極方式串聯耦合在一起。

NOR和NAND架構半導體存儲器陣列都通過解碼器存取，所述解碼器通過選擇耦合到其柵極的字線來激活特定存儲器單元。在NOR架構半導體存儲器陣列中，一旦被激活，所選擇的存儲器單元就將其數據值放置在位線上，從而根據特定單元被編程的狀態導致不同的電流流動。在NAND架構半導體存儲器陣列中，高偏置電壓被施加到漏極側選擇柵極(SGD)線。耦合到每組的未選擇的存儲器單元的柵極的字線以指定的直通電壓(例如，Vpass)驅動，以將每組的未選擇的存儲器單元操作為傳遞晶體管(例如，以不受其存儲的數據值限制的方式傳遞電流)。然后電流通過每一串聯耦合組從源極線流到位線，僅由每組的所選存儲器單元限制，從而將所選存儲器單元的當前編碼數據值放置在位線上。

NOR或NAND架構半導體存儲器陣列中的每一快閃存儲器單元可單獨地或共同地編程到一或多個編程狀態。例如，單電平單元(SLC)可以表示兩個編程狀態之一(例如，1 或0)，表示一位數據。

然而，快閃存儲器單元還可以表示兩個以上編程狀態中的一個，從而允許制造更高密度的存儲器而不增加存儲器單元的數量，因為每一單元可以表示多于一個二進制數字(例如，多于一個位)。這種單元可以稱為多狀態存儲器單元、多位單元或多電平單元(MLC)。在某些實例中，MLC可以指的是每一單元可以存儲兩位數據的存儲器單元(例如，四個編程狀態中的一個)，三電平單元(TLC)可以指每單元可以存儲三位數據的存儲器單元(例如，八個編程狀態中的一個)，且四電平單元(QLC)可以每單元存儲四位數據。 MLC在本文中以其更廣泛的上下文使用，以指代可以每單元存儲多于一位數據的任何存儲器單元(即，可以表示多于兩個編程狀態)。

傳統的存儲器陣列是布置在半導體襯底的表面上的二維(2D)結構。為了增加給定區域的存儲容量并降低成本，各個存儲單元的尺寸已減小。然而，對于各個存儲器單元的尺寸減小以及因此對2D存儲器陣列的存儲器密度的減小存在技術限制。作為響應，正在開發三維(3D)存儲器結構，例如3D NAND架構半導體存儲器裝置，以進一步增加存儲器密度和降低存儲器成本。