[發明專利]一種模數結合的低頻鎖相環

在審

• 申請號: 201811254662.6
• 申請日: 2018-10-24
• 公開（公告）號: CN109379076A
• 公開（公告）日: 2019-02-22
• 發明（設計）人: 卓嚴亮
• 申請（專利權）人: 佛山市秀聲電子科技有限公司
• 主分類號: H03L7/087
• 分類號: H03L7/087;H03L7/10
• 代理公司: 佛山市智匯聚晨專利代理有限公司 44409
• 代理人: 張宏威

本發明涉鎖相環技術領域，尤其是一種新型模數混合結合的低頻鎖相環，包括數字處理模塊和模擬電路模塊；所述數字處理模塊包括數字鑒相器和分頻器；所述模擬電路模塊包括依次電性連接的三態總線緩沖器、低通濾波器和低頻壓控振蕩器，所述數字鑒相器的輸入端分別連接分頻器的輸出端和外部參考時鐘信號，所述低頻壓控振蕩器與分頻器的輸入端電性連接形成頻率反饋回路。本發明通過數字技術鑒相并結合模擬電路進行鎖相，提高鎖相環穩定性和反應效率的同時，相對數字鎖相環來說，降低了技術難度和整體的成本。

技術領域

本發明涉鎖相環技術領域，尤其是一種模數結合的低頻鎖相環。

背景技術

鎖相環是一種反饋電路(PLL)，其工作原理是檢測輸入信號和輸出信號的相位差，將檢測出的相位差信號通過鑒相器轉換成電壓信號輸出，經低通濾波器濾波后形成壓控振蕩器的控制電壓，對振蕩器輸出信號的頻率實施控制，再通過反饋通路把振蕩器輸出信號的頻率、相位反饋到鑒相器。鎖相環在工作過程中，當輸出信號的頻率成比例地反映輸入信號的頻率時，輸出電壓與輸入電壓保持固定的相位差值，即輸出電壓與輸入電壓的相位被鎖住。

目前市面上的低頻鎖相環的種類主要分為兩種：1、采用FPGA等現場可編程邏輯芯片實現的純數字鎖相環；2、采用模擬電路實現的純模擬鎖相環。這兩種結構雖然都能實現鎖相環的功能，但是各自的劣勢也很明顯；其中，純數字鎖相環實現的技術難度復雜，整體成本高，模擬鎖相環穩定性差，性能差，鎖相時間長等不足。

發明內容

為了現有數字鎖相環成本高、技術復雜以及模擬鎖相環穩定性差、鎖相時間長的不足，提供一種模數結合的新型鎖相環。

本發明的技術方案是：一種模數結合低頻鎖相環，包括數字處理模塊和模擬電路模塊，所述數字處理模塊包括數字鑒相器和分頻器，所述數字鑒相器的輸入端分別連接分頻器的輸出端和外部參考時鐘信號；所述模擬電路模塊包括低通濾波器、低頻壓控振蕩器以及將脈沖信號轉換為電壓信號的三態總線緩沖器，所述三態總線緩沖器的輸入端和使能端分別與數字鑒相器的兩個輸出端連接，所述低通濾波器的輸入端與三態總線緩沖器的輸出端連接，低通濾波器的輸出端與低頻壓控振蕩器的輸入端連接；所述低頻壓控振蕩器與分頻器的輸入端電性連接形成頻率反饋回路。

優選的，所述數字鑒相器和分頻器集成于FPGA或CPLD內，數字鑒相器和分頻器封裝在一起。

進一步的，所述數字鑒相器為四D數字鑒頻鑒相器。

進一步的，所述分頻器為可變分頻器。

優選的，所述低通濾波器為二階低通濾波器，由兩個RC濾波器串聯而成。

本發明的有益效果是：通過數字技術鑒相并結合模擬電路進行鎖相，提高鎖相環穩定性和反應效率的同時，相對數字鎖相環來說，降低了技術難度和整體的成本。

附圖說明

圖1為本發明原理圖。

圖2為本發明數字鑒相器原理圖。

圖3為本發明模擬電路模塊原理圖。

圖中：1、數字鑒相器；2、分頻器；3、三態總線緩沖器；4、低通濾波器；5、低頻壓控振蕩器。

具體實施方式

為使本發明實施例的目的、技術方案和優點更加清晰，下面將結合附圖和實施例，對本發明作進一步的描述。